信息化时代的高速发展推动了计算机技术和电子技术的不断创新,这对电子系统模数转换器的精度、速度和功耗等方面提出了更高的要求。传统架构的ADC已经难以适应这样的需求,混合型架构ADC综合了多种架构的优点。PipelinedSAR ADC是一种结合了Pipelined ADC和SAR ADC的架构,能够实现更低的功耗、更高的精度和更高速度的转换。然而,该架构同时存在比较器失调、DAC电容失配、非理想时钟、级间残差放大器增益误差和噪声等非理想因素,这些因素严重影响了Pipelined-SAR ADC的性能进一步提升。为了克服这些问题,本文对Pipelined-SAR ADC的非理想因素进行了深入研究和分析,并提出了一种数字前台校正技术。来实现快速高效的数字校正过程,进一步提高了Pipelined-SAR ADC的性能表现,还设计了相应的SPI模块和FFT模块。首先,本文对ADC的工作原理、性能指标和分类做了简单介绍,之后研究了Pipelined-SAR ADC存在的电容失配、比较器失调、非理想时钟、级间增益误差和噪声等非理想因素进行了分析,并就目前有关失调失配的校正技术进行了分析与回顾。之后,本文提出了一种数字前台校正技术来校正电容失配和增益误差,该校正技术通过比较阈值点电容失配造成的位权重偏差和检测待校准级电路的余差阶跃,得到理想与实际状况的误差从而实现校正;设计了相应的SPI模块和FFT模块。最后,基于0.18μm TSMC工艺进行了版图设计,实现了整个数字模块。经过校准后,SNDR和SFDR从66.7 dB和108.54 dB分别提高到90.94 dB和122.15dB;HD23从109.23 dB提高到了129.21 dB;THD从-100.55 dB提高到了-122.74dB;对应的有效位数ENOB由10.95位提高到14.98位。整个数字模块的总功耗仅为1.1845 mw,同时完成了数字模块的形式验证和时序分析。