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随着集成电路工艺的发展,芯片的应用环境和工作条件越来越复杂,工艺偏差和环境参数的变化对单元和互连线的延时的影响越来越明显,由此造成时钟偏差不一致性已成为影响集成电路性能和稳定性的关键问题。基于多端角的后端物理设计过程中,EDA工具只能在一个端角下进行时钟树的综合和优化,在不同的端角下,单元和互连线延时的改变,引起时钟路径延时的改变,从而导致各端角下的时钟偏差的不一致。本文以40nm工艺下YHFT-DX芯片的乘加运算模块(VMAC)为研究对象,在多端角下分析并优化VMAC模块的时钟偏差一致性。鉴于此,本文的主要研究工作包括以下几个方面。(1)利用VMAC模块来分析影响多端角下时钟偏差一致性的原因,通过分析发现,影响多端角下时钟偏差一致性的主要原因是时钟缓冲单元延时的变化和非公共时钟路径。(2)基于40nm工艺库,利用HSPICE对时钟缓冲单元进行延时一致性分析,得知电压是影响时钟缓冲单元延时一致性的主要原因。随着电压的变化,驱动倍数越小(D0到D6)的时钟缓冲单元,其延时一致性都比较差,驱动倍数越大(D8到D32)的时钟缓冲单元延时一致较好,故选择驱动倍数相对较大的D8到D32倍的单元。实验证明,在多端角下,使用D8-D32倍的时钟缓冲单元进行时钟树综合得到的时钟偏差一致性最好,相比D0-D32倍的组合,时钟偏差的一致性提高了6.8%,相比D0-D6倍的组合,时钟偏差的一致性提高了10.8%。(3)分析了各种时钟网络结构的拓扑类型和特性,发现网格型的时钟结构具有公共路径长,抗工艺敏感性强等优点。目前EDI工具对网格型的时钟网络结构实现支持程度还不够成熟,需要大量的人为干预,本文基于半自动时钟网格综合以及手工微调的方法,在VMAC模块当中实现了时钟网格。EDI工具是基于电压源的分析模型对设计进行时序分析,无法对具有并行驱动结构的时钟网格进行时序分析,本文利用了HSPICE模拟结果反标回EDI工具的时序分析方法。在不同的端角下分析VMAC模块的时钟偏差,通过对比发现,采用D8-D32倍的时钟缓冲单元构建的网格型时钟树比采用平衡树型时钟树的时钟偏差一致性提高了26.8%,比采用D0-D32倍的时钟缓冲单元构建的平衡树型时钟树的时钟偏差一致性提高了31.8%。综上所述,利用延时一致性较好的时钟缓冲单元和时钟网格结构能很好的优化多端角下时钟偏差一致性的问题,在实际的工程应用中取得了比较好的效果。