近年来,半导体技术的飞速发展使得芯片内晶体管数量按几何倍数增加,在大规模高速计算平台的支持下,深度神经网络(DNN)技术取得了突飞猛进的进步。通常的DNN运算包括两个阶段,推理和训练。对于用户而言,DNN的结构与参数需要在使用过程中更新,兼顾推理与训练的神经网络加速器就显得尤为必要,本文针对上述问题对可实现片上学习的神经网络加速器硬件设计进行了研究。主要工作内容如下:1.深入分析了深度神经网络推理与训练中涉及的运算,并抽象为数学模型,提出了针对不同类型运算的加速方法。重点对训练中的参数更新过程进行解析,对矩阵转置乘运算和大尺寸卷积核参与的卷积运算提出硬件加速方法。硬件电路经过适当调整和与算法适配,可以使用统一的运算器兼容所有运算类型。2.使用硬件电路实现两种卷积加速算法。针对卷积层在推理和训练过程中两种卷积运算的特点,分别采用卷积降维和矩阵乘形式卷积进行加速,并构建片上的离散式缓存结构对数据进行预处理,达成高效的算法实现。3.设计适配多种运算类型的可重构运算阵列,在运算单元内构建片上离散式数据缓存结构,减少系统与片外存储器间的数据交互,提高数据重复使用率。通过指令对运算器中的寄存器地址规则、数据路径、运算功能进行重构,使其可以满足多种运算需求。4.针对不同运算模式,设计可以通用的计算阵列并完成硬件实现,在FPGA芯片进行功能验证和性能测试。通过单指令加速效果验证、手写数字识别网络和自动驾驶决策网络进行实验,最终得到系统实现与性能的测试结果。