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近年来,随着通信、计算机、消费电子等的快速发展,需要产生、传输和处理的数据量日益增加,所以,设计高速IO接口电路的挑战也在日益增加,在高速IO接口电路的电气连接系统中,锁相环常用来提供发射端的发射时钟,为了确保高速数据能准确地发送,发射时钟需要高频而且低杂散低抖动。本文分别研究了在整数分频锁相环和分数分频锁相环中如何实现低杂散和低抖动性能,并通过了理论分析和仿真验证。一个高性能的锁相环中VCO的设计是关键。在VCO的设计中,相位噪声、功耗是它的关键指标。本文设计了一个低噪声低功耗的VCO,并在180 nm CMOS工艺下进行了仿真验证,输出信号中心频率为2.396 GHz时,由于采用了自开关偏置技术和退耦合电容,在10 kHz频偏处的相位噪声低达-71.94 dBc/Hz;由于体偏置技术的采用,其供电电压低达0.5 V。为了满足10Gbps SerDes中发射时钟的应用需求,设计了一个多相位多频率输出的锁相环,其采用QVCO作为振荡器产生了4个等相位间隔的5.15625 GHz时钟,QVCO的输出时钟经过二分频差分缓冲器后能实现8个等相位间隔的2.578125 GHz时钟。此外,在电荷泵中采用负反馈结构降低了它的静态电流失配,从而能得到较好的参考杂散。该锁相环在40 nm CMOS工艺下实现并进行了后仿验证。为了实现锁相环的低抖动和低杂散性能,设计了一个5.15625 GHz的亚采样锁相环,它采用QVCO产生4路等相位间隔的时钟。为了实现低杂散,其使用差分缓冲器和互补开关对减小了CP对杂散的恶化,使用Dummy采样器和CML隔断缓冲器进一步减小了QVCO对杂散的恶化。由于环路中没有分频器,则电荷泵和亚采样相位探测器(SSPD)的噪声不会增加N2倍,从而环路的抖动性能得到了改善。该SSPLL在40 nm CMOS工艺下实现并进行了仿真验证。在分数频率锁相环中,环路传输特性的非线性会导致Σ△调制器的量化噪声混叠,从而恶化环路的带内噪声。本文提出了一种低杂散线性化的技术：在电荷泵输出端添加脉冲偏置电流,它与固定偏置电流一样能实现PFD/CP传输特性的线性化,并且参考杂散不会被恶化。为了验证该低杂散线性化技术的有效性,通过了理论分析和仿真验证。