随着物联网技术的发展,越来越多的传感和识别设备接入到物联网中,这势必会增加物联网SOC上的引脚数目。而集成电路技术是朝着尺寸更小的方向发展。尺寸更小,在芯片上设计的引脚数目将会更少。引脚数的减少意味着在物联网上将使用新的总线接口来兼容不同的接口,从而使一种总线可挂载多个传感和识别设备。I3C接口在物联网SOC上的应用正好解决了物联网的端口问题。基于上述的研究背景,本设计将对I3C接口在物联网SOC上的应用进行物理层的设计仿真。本文通过对传输链路的拓扑结构和端接方式使用DOE的时域仿真分析方法,提出了将I3C接口应用到物联网SOC上的拓扑结构和端接方式的SI设计规则。主要工作和内容如下:首先本文研究了信号完整性的反射、串扰以及其他影响因素的产生机制以及优化方法,并且分析了信号完整性传统的时域仿真方法与频域仿真方法。之后本文对物联网物理层接口的电气要求进行分析,同时也对I3C接口的电气特性以及工作模式进行分析。根据上述的分析,本文总结出针对本设计的约束规范。本文选择的I3C工作模式为12.5MHz下的HDR-DDR模式。信号电平周期的最小值为24ns。信号建立时间的最小值为3ns。信号保持时间的最小值为0ns。低电平的最大值为0.18V。高电平的最小值为1.02V。其次是对本设计的电路拓扑结构进行信号完整性的DOE时域仿真分析。首先是对电路结构各个模块进行参数提取。主要包括使用Siwave软件提取拓扑结构的S参数并使用IDEM软件将S参数文件转成网表文件。其次是使用ANSYS EM软件对传输网络的拓扑结构进行建模与设计,并提取W Element文件。最后则是使用不同的端接方式端接本设计中的双菊花链路的不同拓扑结构,并进行传输拓扑结构和端接方式的DOE仿真。通过HSPICE的DOE仿真分析,完成了对拓扑结构各传输线长度的确定以及端接方式各端接电阻和电容的确定。其中,将使用DOE方法,对总仿真数量高达10000多个的HSPICE文件进行逐个仿真和分析。确定拓扑结构的传输线总长度应确保在2.68m以内,各负载间的传输线长度在一定范围内遵循间隔性长和短的原则。端接的具体结果以对菊花链对称拓扑结构的分析为例,上拉端接的电阻为170Ω,下拉端接的电阻为200Ω,戴维南端接的两个电阻为440Ω,AC端接的电阻为185Ω,电容为25nF。最后则对不同拓扑结构和不同端接方式的组合进行功耗分析。对于双菊花链路不均衡的分支负载个数为4和6的拓扑结构,当进行AC端接时,电路的整体平均功耗为10.2mW。本文针对I3C在物联网上的应用进行设计前预仿真,提出了针对物联网SOC应用I3C接口的物理层设计的SI参考准则。通过对本设计的预仿真,可以提高设计上的效率,节省时间成本。因为传输链路的拓扑结构负载,特性阻抗很难求出。本设计首次使用阻抗匹配的DOE仿真方法来匹配端接阻抗,大大提高了仿真效率,为复杂拓扑结构的端接匹配提供了很好的借鉴。