随着集成电路的发展,人们逐渐对芯片系统性能和操作灵活性的要求越来越高,以通用性和灵活性为代表的微处理器计算模式和以高性能为代表的ASIC计算模式不能同时满足性能和灵活性的要求,此时可重构计算应运而生,它符合半导体产品发展规律,不仅能满足性能要求,也满足对于灵活性的要求,而且其性能和灵活性相对于ASIC计算模式和微处理器计算模式都有一定的提高,因此未来芯片发展趋势将会是可重构模式。本论文介绍了一款可重构专用处理器,通过粗粒度的准动态配置方式改变基本运算单元的拓扑结构和互连关系,以资源复用的方式实现多种算法类型的硬件加速。基于此可重构处理器完成对FIR类算法的设计实现,其中包括复数FIR、实数FIR、复数多普勒和实数多普勒四个算法。上述四个算法的运算为乘累加操作,因此设计了乘累加器,该乘累加器由流水级数都为4的1个的乘法器和2个加法器组成,该乘-累加器可以支持阶数M≥8的乘累加流水操作,其中第一个数延时为2(M+4)个周期,后续每个数的延时为M个周期,它的结果数据延时与乘法器和加法器的延时是无关的,比直接型乘累加器运算性能提高了约4倍。该乘法器可应用于许多计算和工程应用中,如数字信号处理中滤波器、卷积和各种矩阵运算,实现了一个周期完成一次乘、加运算。根据算法的特性对可重构处理器的运算资源和存储资源进行高效合理分配,实现算法流水并行操作,其中复数FIR采用4路并行,支持乒乓操作,实数FIR采用支持16路并行,不支持乒乓操作,这两种算法可完成点数范围为16-128K、阶数范围为16～128的任意点和任意阶的运算；复数多普勒采用4路并行,支持乒乓操作,可完成点数范围为16-128K、阶数范围为16～128的任意点和任意阶的运算,实数多普勒采用8路并行,不支持乒乓操作,可完成点数为8-128K范围内任意偶数点、阶数为8～128范围内任意阶的运算。对于并行化效率,四种算法基本在99%以上,且算法的误差数量级仅为10-8。总体而言本设计有并行化效率高以及误差小的优点。