在日新月异的各种应用需求面前,超大规模集成电路设计正步入一个IP整合的时代.IP核是IP Reuse的载体和核心内容,引入到SoC中的IP核或自行开发的IP核都必须经过仿真和验证.在IP的开发流程中,仿真和验证是最复杂、最耗时的一个环节,同时又是非常重要的环节.随着电子系统设计规模的扩大,仿真和验证变得越来越困难,若仅采用EDA软件工具进行仿真和验证,已不能满足系统的要求,此时通过搭建硬件仿真验证平台,可以方便、高效地对新开发的IP进行验证,而且仿真不同的IP时,仿真环境只需进行少量的改动,具有良好的通用性,因此可以大大地节省我们用在IP仿真和验证上的时间和精力.在本论文中以大规模可编程逻辑器件EP1K100FC484-1为实现载体,以Verilog HDL语言为设计语言,实现了IP仿真验证平台的设计.该平台包含PCI控制器、SDRAM控制器、PCI总线仲裁器、SDRAM芯片、内部总线监视器和PCI总线监视器等模块.其中PCI控制器、SDRAM控制器和内部总线监视器的功能可以集成在一片大规模可编程逻辑器件中,待测IP也将下载到该器件中,充分体现了可编程逻辑器件的优势.利用PLD作为设计实现载体,是因为它能够提供一个灵活的硬件平台,通过这个平台,可以在设3计的早期进行系统级仿真和协同验证.这一部分的实现是本论文的核心部分.本文对相关的概念理论进行了介绍,包括SoC、IP的概念、IP复用、IP的仿真与验证、PCI总线规范、SDRAM作原理等.进而提出了系统的总体设计方案,包括IP仿真验证平台的结构,设计工具、语言和实现载体的选择.最后,对该平台的主要模块进行了较为详细的理论研究,并给出了实现方式.