现今,集成电路产业进入了超深亚微米工艺的SOC(System On Chip)时代,设计规模已发展到了巨大规模集成电路,工艺的特征尺寸越来越小,集成电路设计方法面临诸多新的挑战。工艺和设计规模的进步不但影响了集成电路设计流程,同时也带来了诸多急需解决的新问题。特别是在芯片的物理实现方面,由于特征尺寸的变小,互连延迟已上升成为影响芯片流片成功的主要因素。互连相互耦合产生的串扰和电源的IR_Drop也已成为集成电路后端设计工程师在设计阶段必须谨慎考虑的问题。本文介绍了深亚微米条件下网络处理器芯片的物理实现和验证的流程,全面分析了新工艺带来的物理实现和验证方面的问题。根据新工艺的特点采用了业界常用的一种0.18um工艺条件下的物理设计和验证流程实现了网络处理器的物理设计和验证工作。网络处理器的综合工具采用Synopsys公司的Design Compiler,布局布线工具采用Cadence公司的SOC Encounter,静态时序分析工具采用Synopsys公司的PrimeTime,物理验证工具采用Mentor公司的Calibre。最终网络处理器考虑串扰延迟后的Setup和Hold的Slack分别为14.44ns和0.46ns,满足时序约束条件。本文所完成的主要工作如下:1.由于设计规模已发展到巨大规模集成电路,简单的自顶向下和自底向上的综合策略已不能满足设计综合的需要。虽然自顶向下的综合策略的优化效果明显好于自底向上的综合策略,但却浪费了大量的综合时间。因此,现今最常采用的是混合模式的综合策略,它同时兼顾了综合的优化效果和综合效率。由于以上原因,网络处理器也采用了混合模式的综合策略。2.在深亚微米工艺条件下的自动布局布线是本文重点论述的问题。网络处理器在布线阶段详细分析了避免互连产生串扰的方法。同时为了布线的简单,反复尝试了多种布图规划。布图规划,布局和布线借鉴了一些实用有效的方法。并在论文中给出了网络处理器的最终版图。3.串扰分析是深亚微米工艺条件下需要重点考虑的问题,本文利用静态时序分析工具Prime Time对网络处理器的串扰做了详细地分析,给出了相应的分析报告。所做的串扰分析为今后新工艺下的串扰分析打下了坚实的基础。4.本文最后完成了网络处理器的物理验证工作,通过验证的GDSII文件可以用于生产流片。