低功耗、高速度以及高精度是现在模数转换器(Analog to Digital Converter,ADC)研究与设计的三大方向,不同特性的ADC适用于不同的应用环境。近年来,在移动通信、传感器、生物医疗等快速发展的领域中,对精确的数据信息、高质量的音频和图像的要求越来越高,这就需要高精度的ADC处理更加微弱的模拟信号。作为ADC的核心模块之一,比较器的精度、速度、稳定性和噪声对整体电路的性能起到关键性作用。通过对比较器几种常用结构进行研究和分析,设计了一款应用于SAR(Successive Approach Register)ADC的比较器。首先本文对几种常用的比较器进行了介绍和分析,根据SAR ADC周期性量化的特点,对离散型比较器进行了分析,但由于单个Latch的比较器并不能实现低噪声,故比较器的结构采用级联的多级前置运放结合StrongARM Latch,对其工作原理和存在的非理想因素进行了分析。基于此,为了减小这些非理想因素,对失调存储、相关双采样、前置运放等技术方法进行了研究。并在多级比较器中使用这些技术以提高比较器的精度。随后分析了SAR ADC对比较器的指标要求,确定了比较器的整体结构为级联的四级前置运放并结合StrongARM Latch,输出失调与输入失调存储相组合。对具体模块如前置运放、动态Latch、失调存储电容和共模开关等进行了分析和设计。最后,基于130 nm的CMOS工艺,使用Cadence软件搭建和仿真电路,对比较器进行版图设计和后仿,仿真结果表明,比较器的分辨率达到0.5LSB(73μV),单个周期的功耗为33.4μW,使用相关双采样和失调存储技术后,比较器等效输入噪声的标准差为89.95μV,能够对5 mV的输入失调电压进行消除,满足设计指标,适用于精度为1LSB(146μV)的ADC。