高速高精度模数转换器（ADC）是模拟电路和数字电路进行连接所必须的电路。流水线型模数转换器（Pipelined ADC）由于可以级联很多低精度的子ADC,所以精度和转换速度可以做到很高,但是相邻两级子ADC之间需要插入一个放大器,所以功耗比较大。逐次逼近型模数转换器（SAR ADC）与Pipelined ADC相比不存在级间放大器,且只有一个比较器,所以功耗相对来说较低,由于每个量化周期只能量化出一个数字码字,所以转换速度中等,考虑到比较器的分辨率,转换精度也无法做的很高。所以混合着SAR ADC和Pipelined ADC结构的流水线逐次逼近型模数转换器（Pipelined SAR ADC）逐渐受到广泛的关注。通过阅读文献确定所设计Pipelined SAR ADC的级数为两级,通过MATLAB数学建模,从功耗、速度和冗余范围三个方面得出每一级子SAR ADC的精度,最终采取8（1,3）+10的级数分配方案,即第一级子ADC精度为8位带一位级内冗余、实际精度为7位,第一级子ADC和第二级子ADC之间有3位级间冗余,第二级子ADC为10位精度。为了进一步提升第一级子ADC的速度,为残差放大器预留更多的时间进行残差放大,采用2b/cycle SAR ADC作为第一级的子ADC。为了减小第一级子ADC的版图面积,对传统的2b/cycle SAR ADC的结构做了改进,采用内嵌阈值比较器替代传统结构中用来产生每次量化所需参考电压的参考DAC。为了避免对内嵌阈值比较器进行失调校正,将文献中提到的内嵌阈值比较器进行了改进,增强了内嵌阈值比较器的比较阈值随PVT变化的稳定性。由于2b/cycle SAR ADC内部比较器会存在失调失配,本文采用1位级内冗余配合3位级间冗余的方式来解决失调失配的问题,在文中详细分析了相关原理并通过MATLAB数学建模的方式验证了该原理的正确性。残差放大器采用基于电荷采样的动态残差放大器,并采用后台校正的方式对其增益随PVT变化的问题进行校正。本文在28nm工艺下完成了14位150MS/s Pipelined SAR ADC的电路和模拟版图的设计,并通过HSPICE对整体电路进行了前仿和后仿。在电源电压为1V,采样频率为150MHz,输入信号频率为奈奎斯特频率的情况下,前仿和后仿在TT下无杂散动态范围（SFDR）分别为97.037d B、94.082d B,信噪比（SNR）分别为85.832d B、82.489d B,信噪失真比（SNDR）分别为85.448d B、82.105d B,有效位数（ENOB）分别为13.902位、13.346位。