数十年来，芯片速度和晶体管数目一直在稳步、快速增长，如何快速、灵活的进行芯片设计及其验证显得越来越重要，SOC（System-on-a-Chip）应运而生，并且已经到了SOPC（SystemOnProgrammableChip）的阶段。I2C总线在CPU各种外围器件总线中越来越重要，设计能在SOPC中重用的I2C总线控制IP核，能广泛应用于各种产品，并且能迅速缩短产品上市时间。 散逻辑和状态机是IP核设计中两种常用的描述方法，散逻辑的方法更适合于设计规模不大的总线接口模块。在验证技术方面，更高抽象层次的方法如基于事务级的验证越来越受到业界的重视。本文根据I2C协议规范设计出I2C总线控制器IP核，并添加Avalon从端口接口，使其能在Altera的基于NiosⅡ软核的系统中应用，最后通过波形仿真和FPGA软硬件协同验证证实I2C总线控制器IP核的正确性与可靠性。 本文的主要工作如下： 1、在分析了I2C协议规范和对比了基于有限状态机和基于散逻辑的设计方法后，采用散逻辑的方法，用VerilogHDL语言设计I2C总线控制器IP核。 2、在I2C总线控制器IP核中添加Avalon从端口接口，通过元件编辑器将IP核封装成一个SOPCBuilder元件，并添加到基于NiosⅡ软核的应用系统中，并在Altera的NiosIDE下应用I2C总线控制器IP核。 3、在ModelSim下做波形仿真成功后，在硬件平台下对带有I2C总线接口的CAT1025存储器进行读写操作来验证，并用逻辑分析仪抓取波形分析I2C总线控制器IP核的正确性。 在国内外现有的各种I2C总线控制器IP核基础上，针对NiosⅡ的特点，研究与设计了带有Avalon的基于NiosⅡ的I2C总线控制器IP核，并通过了波形仿真和FPGA软硬件协同验证，具有支持多种速度模式和多种地址模式、能用C语言编程等优点。