尽管特征尺寸的缩小和I/O速度的升高赋予系统更好的功能和性能，但是同时也带来了测试上的挑战。为了确保整个链路系统有较好的误码率(BER)，最严峻的挑战是要降低抖动。鉴于传统的基于ATE(自动测试设备)测试方法存在测试时间长和基于环路测试(Loopback Test)不能测试抖动参数等问题，本文基于环路测试方法开展高速I/O的可测试性设计(DFT)研究，以便缩短测试时间和实现抖动参数测试，因此，对实际高速I/O生产测试具有重要的实用价值。　　 为了高速I/O生产测试的需要，从可测试性设计的角度出发，扩展传统环路测试方法的测试能力，以降低测试成本，减少对昂贵测试设备(ATE)的依赖。完成的主要工作如下：　　 1.研究了高速I/O的内部电路结构、工作原理、抖动、噪声、信号完整性，包括抖动产生机理、分类、以及抖动对电路和对误码率的影响。研究了在测试不同阶段下的各类测试方法、可测试性设计(DFT)方法以及内建自测试方法(BIST)。重点研究了环路测试方法，对各类高速I/O的环路测试方法进行了归纳总结。　　 2.提出了一种新的基于内建延时锁相环的环路测试方法，解决了传统环路测试方法无法进行抖动测试的问题，与自动测试设备(ATE)测试方法相比，可大大缩短测试时间。　　 3.设计了一种延时锁相环电路，通过优化电路结构和调整内部MOS管的参数使得锁相环眼图抖动峰-峰值低于1.78ps，抖动均方根值低于0.41ps，从而降低内建电路对原电路的影响。　　 4.搭建了基于环路测试的仿真平台，用于验证电路的功能与参数。采用本文方法对注入抖动的数据进行测试，获得特定采样点的误码率，运用编写的抖动分离程序对误码率进行处理拟合计算出抖动，并和注入抖动的实际值进行比较，验证新方法的准确性。