随着SOC的发展，单个芯片上集成的内核越来越多，片上系统的复杂化要求片上互连线的传输带宽更宽，可靠性更好。随着系统集成规模的扩大和深亚微米集成工艺的发展，虽然标准逻辑单元中采用的局部互连线长度减小，全局互连线长度却并不随着特征尺寸的缩减而减小。随着工艺的发展，全局互连线的性能，如功耗、带宽、延时等，将会对整个系统有直接的影响。因此全局互连线的设计与优化对优化系统的整体性能十分重要。本课题主要研究在片上互连线中的pre-emphasis技术。基于FIR滤波器的pre-emphasis技术通过在数据发送端加强信号的高频分量，衰减低频分量，能够有效地提高互连带宽，消除码间干扰。为了更好地提升pre-emphasis电路的性能，研究发现，pre-emphasis电路结构中的延时参数对电路性能有着很大的影响。本文首先通过对传输函数进行基于拉普拉斯变换的理论分析，研究其频响特性，分析出存在使电路性能最佳的最优延时。同时建立了90nm工艺下长度为10mm的互连线模型，通过实际的电路仿真，分析优化后电路对性能的提升效果。研究结果表明，采用本文提出的优化的延时参数，普通传输线信道输出信号的误码率小于10-10部分占整个周期的38.9%，电容驱动传输线信道的误码率小于10-10部分占整个周期的56.3%，分别较未优化前有较大的提高。因此本文提出的优化设计有效地改善电路性能，提高信道传输带宽，抑制码间干扰，从而实现片上互连的高速传输。