在数字信号处理芯片（DSP）中,模数转换器（Analog to Digital Converter,ADC）是连接模拟信号模块和数字信号模块的重要路径。ADC的质量直接影响到DSP的工作性能。在混合集成系统中,要求ADC具有较高的精度和较低功耗,所以实现低功耗是ADC设计的主要研究方向。根据一款低功耗DSP芯片的需求,在主频为60MHz条件下,设计了一种12位的4.6MS/s的流水线型ADC。ADC包含两个4位流水线子级和一个4位Flash ADC,同时在第二级流水子级嵌入一个3位逐次逼近型ADC（SAR ADC）。在该设计中,我们采用了无前端采样保持结构（SHA-less）,解决了传统流水线型ADC中采样保持电路功耗大的问题,同时在流水线子级运用了运放共享技术,减少了ADC中运放的个数,进一步对ADC的功耗进行优化。为了提高ADC的性能,设计了一种高增益与超带宽运算放大器电路,运用增益提升技术实现高增益,采用深N阱CMOS管提升输入跨导,进而提升增益带宽。其次,我们设计了一种高速锁存比较器电路。比较器采用三级预放大结构,减少回踢噪声的影响,运用了失调消除技术,降低了比较器的失调。另外,针对工艺角的改变会使带隙基准输出温度特性发生改变的问题,设计了一种可修调带隙基准电压源,通过调整修调电路来提高带隙基准电压源的输出稳定性。同时,针对信号选择电路中抗干扰性能差的问题,我们采用串联开关结构并运用电位拉低的方法对控制开关进行了改进,提升了开关的可靠性,同时能削弱时钟馈通误差。最后,基于GSMC 0.188)CMOS工艺,完成了ADC整体版图设计。利用仿真软件完成ADC的仿真验证。在3.3V供电电源下,ADC采样率为4.6MS/s,输入VPP（Voltage Peak-Peak）为3V频率为114k Hz的正弦信号,仿真结果得到SNDR为72.52d B,有效位为11.71位,功耗为37.41m W,满足ADC指标要求。