基于FPGA的可重构技术，就是利用FPGA可以多次重复配置的特点，通过时分复用的方式利用FPGA的逻辑资源，使在时间上离散的逻辑功能在同一FPGA中顺序实现的技术。基于这种技术的可重构系统既具有基于通用微处理器系统的设计灵活、易升级，又具有基于专用集成电路系统的速度快、效率高的特点。 课题在分析国内外可重构系统的研究现状及实现方法的基础上，提出并设计一种由CPLD控制的基于FPGA的可重构系统。其中，FLASH存储器存储多种逻辑功能的配置数据流；CPLD控制系统的可重构过程；FPGA执行不同的逻辑功能。课题的主要研究内容包括，基于FPGA的可重构系统硬件电路设计，系统异步接收器模块、FLASH存储器读写控制器模块、FPGA配置模块、FPGA控制ADC采样模块和E~2PROM存储器读写控制器模块的Verilog程序设计与时序仿真分析。并将由CPLD控制的基于FPGA的可重构系统应用到人工神经网络的BP网络训练和BP网络执行两个算法的可重构实现过程中并进行分析。 实验研究表明，由CPLD控制的基于FPGA的可重构系统设计方案正确可行，并且该系统能够应用于多种逻辑功能的可重构实现，具有较强实用性和广泛适用性。