DSP处理器是目前电子工业领域增长最迅速的产品之一，其广泛应用于通信、消费类、多媒体等领域。随着系统芯片(SOC)技术的发展和成熟，越来越多的嵌入式系统将采用知识产权核(IP core)。这将极大的提升硬件系统设计的灵活性、可靠性，以及提高硬件开发的速度和降低系统的成本。所以，结构的设计，系统的设计成为了整个处理器设计的关键。本文主要从DSP处理器的发展的角度，把DSP处理器的发展分为四个阶段，总结了DSP处理器相对于其他通用处理器的特点，并针对目前最新一代的DSP处理器中单发射和多发射结构进行设计实践，提出自己的设计方法，而且还对VLIWDSP处理器结构的缺点提出了自己解决方法。嵌入式DSP处理器的核的设计的方法要注意以下两点：1． 设计方向要向可定制方向发展把DSP处理器设计为一个可定制结构，这样就可以支持很大范围的处理器的核的参数，同时可以直接扩展指令集。这个扩展能力可以提高通过开发处理器的指令集的特点来提高。2． 设计方法要和编译紧密结合多数DSP核是需要编译器和仿真器来支持的，然而，对于大多数情况的定点DSP处理器，仅仅由编译器产生的代码通常都不是最优化的。因为很多这些工具都是基于一些标准的编译技术，而对于特定的DSP处理器的结构都不是很适合的。所以，当前很多设计人员就花了大量的精力和时间在写汇编代码上。这种情况所产生的最大的缺点是将会导致设计的低产出率，同时代码的可移植性也大大降低，不能充分发挥DSP的特性。这个对于处在处理器生长时间短，结构日新月异的时代来说是非常不利的。所以需要有一种和编译技术紧密结合的设计方法来设计嵌入式DSP。在以上两点的前提下，我们设计了MD16的核。该DSP核具有一个16位的数据位宽和24位的指令位宽，所有的指令都是在5级流水线中完成的。最后实现在O．35微米CMOS标准单元库支持下，工作频率可以达到80MHz以上。为了进一步提高MD16的性能，一个可行的方式就是把单发射处理器结构转向多发射处理器结构。所以我们又对VLIW结构进行研究，采用硬件描述语言Verilog HDL构建了一个大体上类似于C62x结构的2个数据通路的核。由于VLIW的最大的优点--指令多发射，而带来了VLIW的指令过长，指令带宽过宽的缺点。针对这个结构上的矛盾，我们提出了自己解决的方法。首先建立了一个VLIW模型，对该模型提出了一种新型的指令压缩方法，该方法是由水平方向和垂直方向压缩方式相互结合。其特点是有利于实现快速和简单的解压缩。并且解压缩模块实现硬件简单。把这种方法应用到我们建立的2个数据通路结构核的指令中，并加入了解压缩模块，得到了改进了的VLIW DSP平台。最后仿真结果表示硬件开销降低，而不影响系统的性能。