本文综述了频率计的发展,介绍了测量频率的常用方法,并进行优缺点比较后,选择脉冲计数法作为本次设计的方法。由于计数法中内部计数器的个数决定了频率计的总量程,设计上中选择七个计数器作为频率计测量单位。阐述了查找表原理和结构,给出了组合逻辑电路当中,如果输入量固定,那么输出量也是相对固定的原理。对FPGA的数字逻辑实现原理进行了相关分析,通过进位逻辑将多个单元相连,可以由FPGA来实现复杂的逻辑,最后采用Verilog语言对数字频率计各功能模块和系统进行了设计仿真。本文在Quartus II软件平台上,采用Verilog语言设计了一种频率范围为1Hz~100MHz的高精度数字频率计,频率测量的相对误差小于10-5,对本文设计的数字频率计进行了优化,降低了频率计的可见误差,提高频率测量精度,为了在1Hz~100MHz频率范围内能够达到较小的误差,本文以100kHz为分界点,当被测信号频率小于100kHZ趋向低频时,采用测周法,而当被测信号频率大于100kHz时趋向高频时,使用测频法使测量精度更高,最终测量精度基本达到设计要求。