第二代卫星数字视频广播标准（DVB-S2）采用BCH码级联LDPC码的前向纠错编码方案,这种前向纠错码有着接近香农限的性能。其中低密度奇偶校验码以出色的纠错性能和高度并行的迭代译码算法更是成为高速通信应用中最强大的纠错码。随着各种便携式计算设备的要求不断增加,低功耗芯片的实现变得极为关键。因此,工程实践中对低时延、低复杂度,同时具有通用性的编译码器硬件实现需求越来越高。本文基于BVB-S2标准为研究背景,以BCH码和LDPC码的理论分析为基础,从硬件实现的方向考虑,设计兼容标准中前向纠错码方案里所有码率的高速编译码器具体架构,用Verilog硬件描述语言进行硬件电路设计,并以Vivado2018.3作为仿真平台,基于Xilinx公司xcvu9p芯片进行仿真、验证。对于外码BCH码,首先基于DVB-S2标准中BCH码的定义,由BCH码的最小多项式得到生成多项式。基于编码原理,由生成多项式的除法编码电路,以提高吞吐率的角度出发,设计四路并行计算的兼容所有码率的编码电路。根据BCH码译码原理,采用Fi BM译码算法,对串行译码电路进行分析并改进为四路并行计算的译码电路。对于内码LDPC码,首先由标准给出的校验矩阵压缩信息,计算出校验矩阵完整的信息,所得到的校验矩阵具有双对角线结构。编码器则基于校验矩阵的这种双对角线结构,采用前向递归的计算方法,实现了四路并行计算且兼容所有码率的编码器。编码器的硬件设计中,为了节省存储资源,只存储校验矩阵的压缩信息,采用实时计算的方法来计算完整的校验矩阵信息。将校验矩阵进行行列置换,得到具有准循环结构的矩阵。设计译码器时,基于这种结构,将变量节点后验概率消息的读写顺序进行优化,以减少译码延迟。然后考虑校验矩阵中的特殊子矩阵,分析针对这种子矩阵的译码算法。综合分析不同译码算法参数的性能,在码率R=1/4时选择使用分层最小和算法,其他码率选择分层偏移最小和算法。综合以上,设计完整的译码器结构,实现兼容所有码率的译码器。最终设计的LDPC码编译码器,时钟频率在200MHz时可稳定工作,数据吞吐率最高可达到800Mbps。最后搭建硬件测试系统,与上位机测试验证平台连接进行联合测试、仿真,验证BCH码和LDPC码编译码器功能设计正确。将BCH码级联前后的性能进行比较,证明级联BCH码后能有效消除错误平层。