本文的主要工作为自行设计一套适用于耐压80V应用环境,集成VDMOS器件,具有较小功率管导通电阻,适合于较大电流应用的功率BCD工艺,并将设计的重心放在降低集成功率VDMOS的导通电阻和增加其电流能力上。BCD工艺自问世以来就被广泛应用于模拟IC设计的各个领域。BCD工艺中的耐压100V以内,电流1A以上的高功率BCD工艺在汽车电子等应用领域中具有广阔的市场和前景。国内BCD工艺开发主要局限于耐压低于50V的低压高密度BCD领域,高功率BCD几乎处于空白状态,这将严重限制我国微电子技术的发展。因此开发出一套高功率BCD工艺对我国具有重要的意义。本论文首先根据一款H桥驱动电路的应用要求确认了VDMOS器件的电参数设计指标。首先由器件的阈值电压等参数出发,初步确定了VDMOS元胞的部分结构参数;并在对器件导通电阻进行的研究的基础上,对影响VDMOS元胞导通电阻的主要因素,元胞栅孔间距和外延层杂质浓度进行了优化;然后通过器件仿真和工艺器件联合仿真,对理论分析的结论进行了进一步的修正,最终确定了本BCD工艺的工艺步骤和每步具体工艺条件。此后,对集成VDMOS器件的漏极引出结构进行了一定的研究,并以此为基础,建立了单行元胞阵列的电阻网络模型,对单行元胞阵列进行了初步的优化。同时,对元胞模型进行了分离化处理,从而验证了之前优化的结论。在以上研究的基础上进行了第一次实验批流片,并对第一次流片样片进行了测试。通过对测试结果的分析,进一步完善了整体功率VDMOS器件的导通电阻模型,并在此基础上,对集成功率VDMOS器件进行了进一步优化并提出漏极槽引出结构来进一步降低导通电阻。最终进行了第二次实验批流片,测试结果满足最初的设计指标。