随着工艺制程的进步,芯片的集成度越来越高,面对超大规模的集成电路,传统的展平式设计法往往无法高效地实现设计指标。层次化设计法通过模块划分的方式,把一个完整的设计转换为多个并行化的设计,从而减少了物理设计阶段的耗时,提升了设计效率。本文以一款采用TSMC 90nm工艺的ARM双核处理器芯片的层次化物理设计为背景,对层次化设计法进行了研究与实现,主要完成了以下工作:（1）使用层次化设计法,基于Cadence公司的Innovus工具完成了 ARM双核处理器芯片的物理实现,主要包括子模块划分、时序预算与子模块的约束分配、子模块物理设计、顶层整合等环节。在设计过程中创建了弹性模型、接口逻辑模型对流程进行优化。在子模块的物理设计过程中,完成了子模块的时钟树设计、布局布线设计,在不同设计阶段使用不同的方法对设计进行优化,最终实现子模块的时序收敛。在顶层整合阶段,通过接口逻辑模型的创建对流程进行优化,缩短了顶层整合阶段的耗时,最终实现了整个芯片的时序收敛,并对物理实现后的结果进行了时序验证、物理验证、功耗验证。（2）采用了分布式的方法对层次化设计法的流程进行了优化,和原有的层次化设计法流程相比,分布式层次化设计法的总耗时缩短了 9.52%。（3）设计了对照实验,使用展平式设计法对ARM双核处理器芯片进行了物理设计,并从时序、设计耗时等方面对两种设计法的设计结果进行分析说明。最后,本文通过多组较大规模芯片的对照实验验证了层次化设计法的普适性。本文完成了 ARM双核处理器芯片的层次化物理实现,该芯片最终的工作频率为549.5MHz、面积为8mm2、功耗为180.6mW、电压降小于供电电压的3%,均满足设计指标要求。与展平式设计法相比,层次化设计法的总耗时缩短了 27.07%。实验结果表明,层次化设计法与展平式设计法相比,不仅能保证物理实现后的结果时序收敛,并满足各项设计指标要求,还能有效缩短物理设计的耗时,而分布式层次化设计法可以在层次化设计法的基础上进一步缩短设计耗时。最后,还通过多组较大规模芯片的对照实验验证了该结论的普适性。本论文的相关工作与结果以及采用的优化方法对层次化物理设计法的研究具有一定的参考作用。