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能量消耗的瓶颈对于许多消费电子应用而言是至关重要的。随着芯片工作电压的不断降低,单个周期内的动态能量消耗呈平方关系下降,而与此同时漏电能量的消耗却呈现指数性增加。为了确定使电路在单个周期内的平均能量消耗最低时的工作电压,本文重点研究了低电压电路的最低能量优化方法。为了实现电路的最低能量设计,本文首先对数字CMOS电路的能量消耗进行建模。在这个过程中,本文在诸多学者的研究基础上通过最小平方拟合的方法提取了 SMIC40nmLVT工艺下的近阈值导通电流模型、单元延时模型的工艺相关参数。此外,基于BSIM4模型,通过合理的假设和近似,建立了一个新的随工作电压变化的电容模型。随后,将以上模型进行整合得到电路的能量模型。其次,探讨了一种新的最低能量设计流程。流程实现主要分为三个部分:(1)构建单元尺寸特征库;(2)结合电路的翻转信息和单元尺寸特征库,计算出整个电路的“尺寸”;(3)将电路的“尺寸”代入到电路的能量模型,计算出能量的消耗。其中,单元尺寸特征库分为:栅电容尺寸特征库、扩散电容尺寸特征库和等效宽尺寸特征库。最后,对ARM Cortex M3电路的3种特定运行模式进行了最低能量设计,这3种模式分别为Dhrystone程序在硬件上运行时间:休眠时间=9:1/5:5/1:9。电路在这3种运行模式下的能量消耗最低时的工作电压的预测值分别为0.40 V、0.47 V和0.58 V,对应的能量消耗为2.95 pJ/cycle、1.88pJ/cycle 和 0.46pJ/cycle。随后,基于 Siliconsmart 软件,建立了 SMIC40nmLVT 工艺在 TT 工艺角下的0.40 V、0.47 V和0.58 V的标准单元库。最终,基于新的低电压标准单元库,采用标准的ASIC设计流程对ARM Cortex M3电路进行静态时序分析和功耗分析,获得电路在3种模式下的能量消耗分别为3.22 pJ/cycle、1.98 pJ/cycle和0.51 pJ/cycle,预测结果与仿真结果的偏差分别为8.38%、5.05%和 9.80%。