乘积码是一种纠错性能接近香农极限的纠错编码。其编码结构简单,纠错性能优异,能够提高数据传输可靠性,减少出错重传,从而降低通信系统功耗。本文以无线通信系统为应用背景,着重研究乘积编译码有关算法与设计相应电路,能够有效降低数据差错,同时满足系统吞吐率要求。论文的主要内容包括：(1)综述国内外乘积码的研究现状,包括码字的构造方法,编码延时问题,译码算法以及硬件电路设计。(2)乘积码的Chase迭代译码算法的分析和简化,并对其各项参数进行优化选取。仿真结果表明所设计的码字能够满足无线多媒体传感器网络的要求。(3)分析编译码算法的电路实现方法,主要对编码算法和Chase迭代译码算法进行电路设计分析。编码电路设计中,采用寄存器组进行数据存储,提出一种适用于本系统的时序调度算法,相比于传统RAM存储结构,编码延时降低50%以上。译码电路中,采用改进的缩放因子参数,利用移位操作代替乘法操作。利用优化的欧式距离计算方法,将减法与平方和运算简化为乘法与加法运算。在进行不确定位查找时,采用分时复用和部分并行的工作方式,将比较单元的数量缩减一半。(4)编译码电路的仿真与验证测试,包括各个子电路模块的寄存器传输级设计与功能验证。在此基础上完成了电路的FPGA验证与性能测试。电路仿真验证结果表明,本文所设计的乘积编译码电路功能正确。相比于现有相同参数的纠错技术解决方案,本设计在1.0×10-4误比特率下的编码增益约为0.2dB。电路测试结果表明,在信噪比为8.0dB时系统的误比特率达到1.0×10-6量级,传输速率达到8.11 Mbps,具有优良的纠错性能。电路的FPGA综合结果表明,编码电路工作时钟最大可达204.25MHz,译码电路最大可达102.67MHz,同时编译码电路的硬件消耗为现有文献的70%以下。