随着FPGA技术的发展，芯片的性能越来越强、规模越来越大、开发的周期越来越长，使得芯片设计业正面临一系列新的问题：设计质量难以控制，设计成本也越来越高。IP(Intelligence Property)技术解决了当今芯片设计业所面临的难题。设计者可以重复使用已经设计并经过验证的IP核，从而专注于整个系统的设计，提高设计的效率和正确性，降低成本。目前数字IP已得到了充分的发展，可以很方便地购买到IP核并整合到IC的设计中。 锁相环是模拟及数模混合电路中的基本并非常重要的一个模块，是一个能够跟踪输人信号相位和频率，并输出锁定相位、低抖动的其它频率信号的系统。在系统应用中，它往往是提供完整解决方法的一个强有力的技术手段。但是锁相环的设计过程，涉及到信号与系统、集成电子学、版图、半导体工艺和测试等方面，难度比较大。因此，对锁相环进行较深人的研究，掌握其设计和分析方法，并完善IP库，为系统设计提供单元模块，是非常有必要的。 本论文采用GSMC 0.18μm工艺设计了一个电荷泵锁相环(CPPLL)IP核。本次设计中采用了自顶向下的设计方法，首先用系统级的理论对电荷泵锁相环进行模拟和建模，运用MATLAB研究电荷泵锁相环的系统特性并进行优化，再设计晶体管级的各个电路模块，包括鉴频鉴相器(PFD)、八位可编程分频器(Divider)、电荷泵(Charge Pump)、二阶环路滤波器、差动压控振荡器。特别地针对传统电荷泵存在的电荷共享问题和压控振荡器抗噪能力的重要性，采用了低电荷共享的电荷泵和差动式压控振荡器。接着对整个PLL在各种温度、电压和工艺角进行研究，得到了符合预期的特性。最后在充分考虑匹配、噪声、良品率和面积的情况下完成IP核版图及test chip版图，并进行流片。 仿真结果表明该锁相环IP核输出频率为2～50MHZ，输出频率为100～500MHZ，占空比为50±10％，最大锁定时间500us，该IP核的周期间抖动(cycle-to-cycle jitter)为19ps。此PLL IP核可为大规模数字集成电路提供时钟。