电池供电的物联网设备对内部微控制器（Microcontroller,MCU）的功耗有较高需求,缓存（Cache）可以有效降低CPU对主存储器的访问次数从而提高性能降低功耗。物联网设备执行程序具有单一且多为循环代码的特点,循环缓存（Loop Cache）采用较小存储容量缓存频繁执行的循环代码从而减少CPU对主存的访问,有效降低MCU功耗的同时提高CPU性能。然而,已有的Loop Cache结构仅能将循环代码中的有限分支或顺序执行的指令进行缓存,在面对包含大范围指令跳转的子函数调用循环代码指令时,缓存中的指令不命中就需要从主存中重新加载,严重影响MCU系统功耗。因此,如何通过Loop Cache的结构和电路设计降低MCU系统功耗成为亟待解决的关键问题。本文研究Loop Cache结构和存储体电路的设计,提高缓存命中率,降低缓存读写功耗。基于嵌入式微处理器基准联盟（EEMBC）的Core Mark基准程序分析,本文提出了一种支持子函数调用的循环缓存ASFLC（Adaptive Sub-function Loop Cache）结构。针对基准程序中子函数调用导致缓存失效的问题,通过识别循环代码中子函数跳转的特征指令,支持缓存多个子函数嵌套调用,大大提高程序访存命中率。同时,为了解决低功耗Loop Cache在低电压下由于驱动能力弱而导致的读写稳定性降低问题,通过对写操作增加解耦合装置以及将读位线与锁存器隔离的方法,提高存储单元在低电压下的读写稳定性,设计了一种适用于ASFLC设计的解耦合低功耗存储单元DLP14T（Decoupling Low Power Bit Cell）电路,进一步降低ASFLC工作时的动态功耗。本文基于SMIC40nm低电压工艺设计ASFLC结构和存储单元,Core Mark测试基准仿真的命中率达到62.38%,与传统动态循环缓存（DLC）结构（40.03%）和自适应循环缓存（ALC）结构（41.01%）相比,命中率分别提高22.35%和21.37%。后仿真结果显示,低电压高稳定的解耦合存储单元可在0.55V～0.75V进行稳定的读写操作,最低功耗是在0.55V电压,工作频率为24MHz时,读功耗为215.5n W。整个ASFLC的面积为1455.3μm2,约占整个MCU面积3.7%。比较ASFLC寄存器容量为5X256Byte,DLC和ALC为1280Byte时,在24MHz主频的条件下运行Core Mark,MCU系统中的CPU功耗,本文提出的ASFLC结构与DLC和ALC结构相比分别降低13.70%和13.25%。