卷积码是一种应用广泛的信道纠错码,维特比算法是卷积码近最优的译码算法。随着FPGA芯片处理能力和设计的灵活性发展,在FPGA芯片中完成维特比译码算法成为了通信系统设计的一个有效手段。本文在分析研究维特比算法的基础上,设计并实现了了一个软判决维特比译码器。译码器引入了串并结合的设计结构,和全并行的设计相比,在满足译码速度的同时,节约了芯片资源;提出了一种路径度量值存储器的组织方式,简化了控制模块的逻辑电路,优化了系统的时序;在幸存路径的选择输出上采用了回溯译码方法,减少了寄存器的使用,降低了功耗和设计的复杂度。本论文设计的译码器能够同时对两路可变速率的数据进行译码运算,达到了资源占用和数据吞吐量之间的平衡,其译码运算的核心模块具有较强的可移植性,能够应用于其他的通信系统之中。本论文使用Verilog语言在Xilinx ISE开发环境下完成了译码器的FPGA实现,在实现过程中采用了流水线等FPGA设计方法,提高了算法的运行效率。为了验证设计的正确性,在本文中还设计了配套的仿真平台,采用了业界流行的仿真、调试工具对译码器的设计和实现进行了验证。