【摘 要】
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本课题的任务是为LX-1164 CPU设计相应的总线控制器,对于CPU方向设计支持多处理器并行运算的前端总线;对于外设方向将支持Samsung DDR内存芯片。在本设计中采用了WishBone总
【出 处】
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华北电力大学(北京) 华北电力大学
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本课题的任务是为LX-1164 CPU设计相应的总线控制器,对于CPU方向设计支持多处理器并行运算的前端总线;对于外设方向将支持Samsung DDR内存芯片。在本设计中采用了WishBone总线,并对WishBone总线的事物进行了合理的改造,使其在不破坏WishBone总线兼容性的情况下,支持MOESI监听协议,很好的解决了多处理器并行运算的问题。同时本设计中为Samsung DDR SDRAM内存芯片设计了相应的访问控制器,可以很好的完成了存储、充电、刷新等任务,并且可以同过WishBone总线同CPU进行通信。在总线控制器的实现上,采用ASIC全定制电路设计方法,使用先进的EDA设计工具进行逻辑设计与仿真。本设计采用SMIC公司的0.18微米工艺标准单元库,经仿真测试在400MHz主频下达到设计要求。
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