卷积码是一种在深空通信和移动通信系统中使用较多的信道编码方案。Viterbi译码算法是基于最大似然概率的卷积码译码算法。CDMA IS-95标准和WCDMA 3GPP标准将卷积码作为实时要求较高业务的信道纠错编码，使高速Viterbi译码器成为移动通信系统的重要组成部分。在上述标准中规定的卷积码约束长度高达9。随着约束度的增长，译码器的硬件复杂度呈指数级增长，功耗随之增大，硬件实现困难，功耗问题现在已经成为Viterbi译码器在移动通信中应用的瓶颈。 本文是针对卷积码约束度为9的Viterbi译码器的低功耗设计研究。在CMOS技术中，器件的功耗主要来源于信号变化产生的动态功耗。本文的研究目标是在寄存器传输级对Viterbi译码器进行低功耗设计，减少它的动态功耗。下面介绍几点文中涉及的低功耗设计的方法。在ACS模块采用四个ACS单元并行处理计算的方式，合理的安排路径度量存储器中读写数据的顺序。在路径度量的存储更新上采用原位运算的方法，减少了一半的存储器，减少了功耗的使用。同时，存储器的组织上采用分块的方法，对应于四个ACS单元，将存储器分成四块，每个ACS单元对其中的两块存储器进行读写操作。在幸存路径管理模块采用门控时钟的方法，有效地降低了对幸存路径存储部分的功耗。 本文采用从下至上的设计方法，先设计实现各个功能模块并将其集成为整个Viterbi译码器系统。系统采用Verilog硬件描述语言进行设计，运用仿真及综合工具软件对设计进行仿真及综合，最后在Xilinx的FPGA开发平台上对整个系统设计进行验证及功耗分析。