CMOS工艺尺度的缩小使芯片的集成度更高,但同时也为半导体工业带来了前所未有的设计难题。其中,电路的可靠性问题在亚微米级别的集成电路设计中受到了强烈关注。除了面积、功耗与延时之外,设计者将可靠性认定为电子设计自动化(Electronic DesignAutomation,EDA)工具的第四大优化核心。为提高数字电路可靠性,设计者可为电路配置冗余结构(如硬件冗余、信息冗余等),其中三模冗余(Triple Modular Redundancy,TMR)结构最为常用。但是各种冗余都会导致电路增加额外的开销,如面积和功耗的增加。如何在显著提升数字电路可靠性的同时,尽量减少其他各项参数的恶化程度是本文所讨论的重点。本文所采用的方法是部分冗余:即只保护电路中最重要的模块。在门级设计层,采用逐次进行可靠性计算的方法可得到每个逻辑门对于电路整体可靠性的重要程度。但随着集成电路规模的扩大,可靠性分析将耗费更多运算时间与存储空间。本文提出了采用故障注入与可靠性评估(Fault-Injection-Reliability-Evaluation,FIRE)平台这种基于仿真的方法来获取逻辑门的重要性信息,该平台可集成于FPGA与芯片设计流程之中。相对于基于分析的方法,该平台也可以使设计者较为快捷、方便地获得逻辑门重要性的大致排序。另一方面,对于很多需要人类感知参与的数字应用(如图像、音频处理等)来说,感官的误差使其运算精度可适当放宽,即在运算过程中可以容纳部分错误。近似的基本思想是指故意牺牲适当精度从而换取电路性能的显著提升。我们可以将对电路整体可靠性影响较小的逻辑门或模块(即不重要的逻辑门或模块)转换成近似电路。本文提出了一种混合结构的新型近似加法器。电路综合结果表明该近似加法器相对于其他文献中提出的近似加法器有显著的性能优势。文章最后将其应用到DCT/IDCT图像变换中验证了该近似加法器的实际应用价值。