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光纤通讯具有容量大、抗干扰能力强、传输距离远、节能等优点,成为目前研究的热门课题。在光纤通讯的过程中,需要时钟数据恢复电路提取时钟,并对数据进行重定时以抑制抖动。目前我国的主流光纤传输速率是2.5Gbps,随着光纤传输的速度和要求逐步提升,10Gbps的光纤传输速率必将成为未来的主流。因此本论文的主要目标是设计一款中心频率为10Gbps的时钟数据恢复(CDR)电路芯片。论文采用锁相环为基础的时钟数据恢复电路结构,电路包括鉴频器(FD)、鉴相器(PD)、低通滤波器(LPF)、电荷泵(CP)、压控振荡器(VCO)以及重定时模块。为减少抖动积累并产生高频振荡,采用低噪声结构的LC压控振荡器产生高频时钟信号。在电荷泵模块设立参考电平,保证控制电压的变化幅度限制在压控振荡器的线性区以内。鉴频器采用下降选频的新型结构以达到1.35GHz的超大范围频率捕捉,鉴相器采用前置D触发器优化过零点,并使时钟信号保持在数据位中间点采样,为抖动和不确定因素提供最大的裕度。鉴频器和鉴相器可在频率逼近后完成工作切换,缩短捕捉时间,提升了工作效率。通过调节环路参数使系统达到锁定。输入数据经过提取后的时钟重定时,输出抖动大大降低。在Cadence下对时钟数据恢复电路各个模块及整体进行了仿真分析,并给出了基于TSMC 0.18μm工艺的版图绘制和后仿真。前仿真结果表明,本文所设计的时钟数据恢复电路在3.3V的电源电压下整体功耗为90mW,恢复出的10GHz时钟相位噪声为-87.5dBc/Hz,压控振荡器压控增益为1.08GHz/V。在系统锁定后,输出时钟的峰峰值抖动为3ps,重定时后的数据输出抖动峰峰值为4.5ps。芯片版图面积为300μm×500μm,后仿真结果表明,系统锁定后输出时钟峰峰值抖动为6ps,重定时后的数据输出峰峰值抖动为10ps,对比输入数据15ps抖动,起到了很好的抖动抑制效果。