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在B3G无线通信系统中,各个子模块的实现对硬件平台提出了更高的要求。对不同的功能模块需要选择合适的硬件架构。针对B3G系统中MAC处理模块的设计,不仅需要设计高性能的处理器单元,还需要设计高速数据接口单元。这两个单元都是高速数字电路系统,在高速数字电路系统中,封装、连接器和互连线不再是畅通和透明的。因此,硬件的设计不能采用传统的低速电路设计方法,而是采用一种可预见性的设计方法来保证系统设计的成功率。这种方法就是在一些成功经验准则的基础上运用信号完整性分析工具来完成对高速数字系统的设计。本文一方面描述了B3G TDD系统中MAC处理模块中关键硬件部分的实现和设计,另一方面在对硬件平台仿真和实际系统测试的基础上,提出了一些改进措施。其主要贡献在以下三个方面:(1)对MAC处理模块硬件中的关键高速信号进行了分析,仿真和测试,提出了基于信号完整性分析理论设计高性能处理器和高速串行接口硬件的思路和方法。(2)在PCI接口的逻辑控制中,灵活利用状态机消除LocalBus侧的数据传输错位的方法。(3)提出了一种采用MCU实时修改FPGA内部RocketIO属性的方法。对实际硬件平台测试的结果表明,以上提出的方法都是行之有效的。文章最后给出总结,对本系统设计方案的优缺点做了客观的分析,并提出了未来MAC模块硬件的改进方向。