在雷达及无线通信的收发系统中锁相环频率综合器主要用于载波的产生，所以锁相环系统性能的优劣直接关系到收发机中数据调制/解调的准确性。此外在雷达通信中，对信道切换速度和频率扫描范围均由严格要求，反映在锁相环系统性能参数即为锁定时间和调谐范围。所以对于宽输出范围、低相位噪声和快速锁定的锁相环频率综合器研究是目前模拟集成电路行业的趋势和热点，本设计基于CMOS工艺针对于上述要求和挑战从系统整体和各模块具体实现展开了深入研究。　　本论文首先从锁相环频率综合器电路的发展历程、类型分类和基础原理等方面阐述了电路设计难点及系统参数性能所关联的模块。为了从反馈系统层面上对环路稳定性和传输特性进行分析，对电荷泵模块进行输出电流连续性假设从而建立系统线性时不变的s域模型。再者，通过对ku波段雷达收发系统中锁相环性能需求分析具体到各模块所需的初步设计参数指标。　　其次，阐述了鉴频鉴相器（PFD）常规的电路结构及各模块组成，在保证性能需求下选择了功耗较低的真单项锁存（TSPC）结构的DFF结构，为了追求实际情况下的低噪性能，其中在用于消除死区时间的复位延时模块由可控延时链构成。基于目前已有的提高电流匹配的运放钳位结构介绍，提出了本设计中为了应对更多场景的可编程电荷泵结构。在C类VCO结构基础上采用了反馈偏置环结构不仅优化了相位噪声同时提高了模块起振的可靠性，详细说明了VCO各电子器件在设计过程中的参数分析和计算。　　再者，反馈通路中的可编程分频器模块由预模四分频、双模分频器、吞咽脉冲分频器和数字的Delta-sigma调制器构成，介绍了各模块的基本电路结构和工作原理。着重介绍了数字ΔΣ调制器实现的两类结构，分析了各类型的噪声传输特性。最后，由于射频模块版图中的非理想性，阐述了版图绘制中的注意事项，并给出了本设计中系统版图和仿真结果。基于TSMC65nm工艺、1.2V电源电压,其加上PAD后版图总面积为1933μm×1552μm(3.00mm2)。采用6-bit电容阵列结构实现了中心频率15GHz，频率覆盖范围为13.5GHz~17.5GHz，锁定时间小于50us，且不同工艺角下高频相噪不高于-106.22dBc/Hz@1MHz，低频相噪不高于-110.8dBc/Hz@1MHz。