LDPC码是Gallager在1962年他的博士论文提出的。因其具有接近香农极限的纠错性能,且编、解码复杂度低,近年来成为信道纠错码领域的研究热点。如今,LDPC码是4G通信标准最有力的竞争者。QC-LDPC码是LDPC码的一种,它的校验矩阵是有很多个子矩阵构成的,每个子矩阵都是大小相同的置换矩阵,其编、解码可实行并行或部分并行操作,易于硬件实现。本文首先简单介绍了LDPC码的编、解码算法和构造方法。然后,在深入研究LDPC码的构造方法的基础上,利用基于PEG算法的QC-LDPC码构造方法,和具有下三角&双对角结构的LDPC码,再结合密度进化理论,并考虑QC-LDPC码的特点,构造出一种码长2304,码率1/2的非正则QC-LDPC码。此外还估计了本文构造的LDPC码的最小码字距离。此外还仿真了本文构造的LDPC码采用对数域BP算法,最小和算法,归一化最小和算法,补偿最小和算法时的性能,并和另外两种LDPC码进行比较。在深入研究解码算法的基础上,对归一化最小和算法设定不同的归一化因子,并比较误码率曲线,发现不同的信噪比有不同的最优归一化因子。受这一实验结果的启发,提出了一种名为分段归一化最小和(Subsection Normalized Min-Sum, SNMS)算法的解码算法,只需比最小和算法增加少量的复杂度即可得到性能的提升。最后,本文使用Verilog语言在FPGA上实现了LDPC码的编、解码器。编码器采用循环移位寄存器代替双端口RAM,降低了控制复杂度,减少了硬件资源消耗。解码器的校验节点更新模块采用一种新结构,不需要求绝对值即可进行更新。综合、仿真结果表明,编码速度达到了1.8Gbps,解码速度约为120Mbps。