本文介绍了一种低相噪低杂散频率源的设计方法，并给出了最终测试所得的系统性能指标。设计中混合使用了直接数字频率合成(DDS)技术和锁相环(PLL)技术，DDS提供PLL的参考输入信号，PLL中的鉴相器芯片内集成有数字可编程的预分频器和分频器，通过单片机可以方便地对两者进行程序控制。该结构综合了DDS和PLL两者的优点，同时又在很大程度上克服了两者的缺点，很好地满足了课题的设计需要。选用DDS激励PLL方案是本课题成功的重要保证，用此方案设计的频率源最终达到了以下技术指标：输出频率范围为637～701MHz，频率步进为0．5MHz，跳频周期为20μs，跳频过渡时间为5μs，相位噪声为-110dBc/Hz@10kHz，杂散优于-70dBc。以上单个指标并不高，因为合理选用DDS技术或PLL技术可以将某个指标做得甚至更高，但综合起来就形成了一个很高的整体技术指标，因为要想同时满足所有指标，需要在一个系统里同时使用DDS技术与PLL技术，而两者混合使用的方案也很多，采用不同的方案系统所能达到的指标将有较大不同。本文正是根据课题的指标要求从众多方案中选择了DDS激励PLL结构，并对指标的可实现性做了理论上的证明和实验上的验证，最终又对系统电路进行了综合设计，对锁相电路进行了优化设计，对系统进行了电磁兼容性设计，这些工作对系统取得较好的整体技术指标有着重要的贡献。本文的主要特点：系统设计取得了较高的整体技术指标。