为了应对摩尔定律失效,芯粒（Chiplet）技术被提出。Chiplet需要使用片上网络（Network on Chip,NoC）互联,以实现大规模集成和高效通信。基于Chiplet的异构架构通常由不同功能、制程的模块互联而成,例如中央处理器（Central Processing Unit,CPU）与加速器的互联。然而,在面向Chiplet互联结构的模拟中,NoC比CPU等模块的功能模拟速度慢几十倍,即NoC的模拟速度制约了Chiplet整体的模拟速度。虽然现有采样方法可以加速NoC的模拟,但在如何精确采样出具有代表性的NoC轨迹（Trace）样本方面依然有待提升。传统的针对同构架构的采样方法基于等分间隔、等量流量分析的原理进行采样,无法模拟出基于Chiplet的异构架构中NoC的网络拥塞情况,导致了错误的NoC模拟结果。因此,如何对基于Chiplet的异构架构精确采样,并使NoC模拟精度和速度达到平衡成为了急需解决的问题。为了解决上述问题,针对基于Chiplet的CPU与加速器互联的异构架构,设计了基于TOPSIS（Technique for Order Preference by Similarity to an Ideal Solution）原理的Trace打分采样法（THTS）。针对Trace样本难以精确选择这一问题,THTS提出了利用分数衡量Trace代表性的样本选择策略。THTS通过选择准确、全面的打分指标,并基于TOPSIS原理对Trace进行打分,使得具有代表性较高的Trace分数较高,从而采样出分数大于阈值的Trace样本进行NoC模拟,实现了NoC模拟速度与精度的平衡。此外,设计了基于神经网络的权重探索模型,优化了打分方法中的指标权重,使得指标加权后的分数能更准确地衡量Trace的代表性。该模型能够根据输入的权重向量,快速预测出NoC的采样模拟结果,而无需进行真实的NoC采样模拟,从而加速了最优权重向量的求解过程。实验表明,相比于针对同构架构的NoCLabs采样方法,THTS在异构架构上进行采样的模拟结果更加准确。其中,平均数据包延迟误差降低了22.17%,平均减少了1.6倍的总模拟时间。THTS采样前后的平均数据包时间延迟误差控制0.05%～7.8%之间,提升了1.15～3倍的NoC模拟速度。此外,在不同的权重空间大小下,权重探索模型求解最优权重向量所需时间都在秒级以内,有效地加速了求解过程,并且最优权重下所预测的NoC模拟误差仅为1.42%。