随着半导体工艺的进步和信息技术的发展，芯片内部数据处理能力和芯片之间数据交换能力变得越来越重要。FPGA厂商都在其高端产品上嵌入大量高性能存储器以增强其内在并行处理能力，同时，集成高速串行通信电路以提升其数据传输能力。　　 串行通信方式已经成为高速数字通信的主流技术，时钟数据恢复电路从接收的含有噪声的串行信号中恢复出时钟和数据，是串行接收器的重要组成部分，其性能决定了串行收发器的总体性能。同时，嵌入式可编程存储器作为片上的高速缓存，大大地增强了系统的并行处理能力，成为FPGA芯片的重要的功能模块。　　 本文的前半部分介绍了高速串行通信和时钟数据恢复原理，提出一个有参考时钟和双环路滤波器的双环路CDR结构，实现了一个0.6-4Gb/s的时钟数据恢复电路。为了提升性能和节省功耗，接收器采用了半速率鉴相器；为了补偿信号传输过程中的各种频率成分的非线性衰减，在接收器前端设计了均衡器。　　 本文的后半部分揭示了存储器在可编程条件下地址冲突的依存关系、数据读出映射和路由关系，提出了一种在半定制流程和标准数字CMOS工艺下利用存储器IP实现嵌入式可编程存储器的“比特标识”方法。“比特标识”方法，在发生冲突时缓存一个写入操作，在缓存电路中针对每一比特数据增加相应的标识位，在编程为任何字宽模式时，均使来自缓存和存储核的读出数据进行最高效的拼接，实现高性能的无冲突的嵌入式可编程存储器。　　 本文对FPGA中嵌入式时钟数据恢复和嵌入式可编程存储器的理论、方法和结构进行了研究，并采用Chartered0.13μm低电压数字工艺对时钟数据恢复和可编程存储器进行硅验证。本文设计的时钟数据恢复电路实现了基本的时钟恢复、数据恢复和串行转并行功能：而采用“比特标识”方法实现的嵌入式可编程存储器已经嵌入到国产百万门级FPGA器件，其测试结果满足设计需求。