主流通信基带处理器大多采用协处理器对某些实时性要求高，但不适于矢量处理的复杂算法进行加速。随着通信技术发展和日益增长的数据速率需求，协处理器中加速引擎种类和数目不断增加。加速引擎互联关系和协处理器调度模式直接影响处理器整体性能，成为一个研究热点。研究和设计具有自主知识产权的高性能、低功耗和高可靠性芯片是一个巨大挑战。　　论文对无线通信系统中不适于矢量处理的信道译码算法进行研究，首先在通用通信基带处理器现有体系结构基础上，提出了一种新型二维可配置协处理器架构;然后对协处理器中turbo译码器、viterbi译码器和polar译码器进行了设计及优化，包括:提出了一种基于二阶差分辅助的CRC校验停止准则，改善turbo译码器在信号质量差或突发错误下无用功迭代、设计了一种支持多标准的高性能可配置viterbi译码器，以及提出了一种路径扩展优化方法和新型路径删减策略，有效降低了polar译码延迟。具体包括以下工作和创新点:　　1.提出了一种新型二维可配置协处理器架构，极大降低了互连网络功耗和总线带宽占用比。针对主流协处理器架构存在互连网络功耗大、协处理器调度频繁等问题，提出了一种面向通信处理器的新型二维可配置协处理器架构。通过将加速引擎分簇，并以特定工作模式重新编程加速引擎内部联结关系，使协处理器在灵活度和可靠性方面达到平衡。第一维配置为工作模式和协处理器公共参数配置，由主处理器发起，协处理器实时响应;第二维配置为加速引擎私有参数配置，由主处理器离线完成。通过功耗评估模型，总线互连网络功耗仅为主流通信处理器架构的1/3;对于无线通信标准数据帧处理，总线带宽占用比由6.88％降到2.05％。新型协处理器架构的提出为通信处理器低功耗、低复杂度设计提供了有益探索。　　2.提出了一种基于二阶差分的CRC校验停止准则，有效降低了turbo译码器在信号质量差或突发错误下无用功迭代次数。针对在传输环境较差或发生突发错误时，turbo译码器迭代多次而译码结果不理想的问题，提出了一种基于二阶差分的CRC校验提前退出迭代方法。该方法通过对传递信息进行二阶差分值计算，可以提前感知信道情况并及时退出迭代。仿真实验表明:与常规CRC校验停止准则相比，该方法在信道恶劣情况下，turbo译码器平均迭代次数下降约20％。　　3.针对目前多标准viterbi译码器吞吐不高的问题，设计了一种支持多标准的高性能可配置viterbi译码器，适用于不同场合的卷积码译码。该译码器支持编码约束长度为5～9，码率为1/2，1/3，1/4，支持零结尾和咬尾。译码器峰值吞吐为1.15Gbps@6144bit，600MHz。主流商用viterbi译码器VCP2，数据处理能力为9.5Mbps@40bit，333MHz，本文中译码器数据处理能力为32.173Mbps@40bit，333MHz，性能提升约3.3倍，可满足日益增长的数据量处理需求。　　4.提出了一种路径扩展优化方法和新型路径删减策略，有效降低了polar译码延迟。针对连续消除列表(Successive Cancellation List，SCL)算法译码延迟比较大的问题，提出了一种路径扩展优化方法，避免冗余路径分裂，有效降低了译码延迟，同时理论证明该优化方法在译码性能方面没有任何损失。此外，提出了一种基于置信区间的新型删减策略，降低了SCL译码复杂度。仿真表明路径扩展优化方法可以有效降低路径分裂数目，最高可达49％;在性能损失可忽略情况下，新型删减策略可以降低搜索路径数目，在中SNR区间可以降低60％，高SNR区间可以降低80％。