伴随着信息网络技术的迅速发展，视频压缩编码技术也在不断地取得重大进展。新一代视频编码标准H.264/AVC是近年来由国际标准组织制定的一套兼顾广播和电信网络、覆盖低码率通信到高清晰视频等多种应用的视频编码标准。与以往的视频编码标准相比，H.264/AVC采用了很多新的编码技术来提高编码效率。在同等图像质量条件下，获得了更高的压缩比，但是随之而来的是编码复杂度的成倍提高。　　 复杂的编码处理需要消耗大量的时间，因此，实时的H.264/AVC编码面临着巨大挑战，尤其是当其需要处理高清视频的大量数据时表现得尤为明显。硬件电路在并行处理大量数据时无疑表现得比软件的串行执行更具有优势，目前，基于H.264标准视频编解码系统的硬件设计已成为VLSI领域的研究热点之一。　　 本文针对H.264/AVC编码系统的预测部分进行了深入的研究。结合VLSI设计技术，完成了帧内预测和整像素运动估计这两大模块的硬件设计。本文的研究工作和成果可以概括如下:　　 1、对帧内预测的预测值运算公式进行对比分析，充分利用各模式运算公式的共有特性，设计出一种通用的、可配置的硬件电路来完成像素预测值运算。　　 2、充分利用硬件电路的并行处理特点，通过分析帧内预测的工作时序图和预测单元的空间位置关系，设计了一种四路并行的、采用三级流水线架构的帧内预测硬件结构。　　 3、在详细分析了整像素运动估计的块匹配全搜索算法后，设计了一种全流水的二维脉动阵列来完成匹配块的全搜索运算。　　 4、在完成上述全搜索算法硬件实现的基础上，采用PE阵列—SAD树型硬件结构完成了整像素运动估计的硬件实现。　　 5、将上述硬件设计用硬件描述语言Verilog HDL进行RTL编码，综合验证，并且通过用软件仿真的形式来验证数据的正确性。