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随着无线网络传感器应用领域对无线连接的要求不断增长，物联网和射频识别方面都将研究力量集中在提出低成本、低功耗和更小型化的SOC设计方案上。由于CMOS技术在低成本和高集成度方面具有其独特的优势，因此大多数收发机模块在不影响性能的条件下都采用此技术设计。因为LNA是接收机端的第一个模块，整个接收机的灵敏度和噪声都取决于LNA的性能好坏。因此，根据ZigBee、IEEE802.11xx、BLE和RFID等不同应用标准设计LNA将变得更具有挑战性。基于不同的无线应用标准，本论文主要对实现集成多重增益、低噪声、差分结构、高IIP3线性和低功耗的低噪声放大器进行研究，设计了工作于3-3.04GHz的CMOS低噪声放大器。所设计的LNA是基于CMOS GF-130nm工艺的，由输入匹配、多核心放大器、输出匹配和差分结构组成。高频情况下，LNA的灵敏度和功耗通常严格地取决于输入匹配。当它接收的信号从弱输入射频信号变化到更高的时候会消耗更多功率。针对这个问题，本文提出了一种多重共源共栅技术以实现不同的增益模式，且不影响输入输出匹配性能。为了实现较低的低噪声设计，本文提出采用高Q值中心抽头电感来实现低噪声电感源退化以及严格的匹配，将噪声系数小于4dB。后端仿真结果所示，LNA的最小噪声系数为3.81。对于3-GHz中心频带的多核心放大器模式，本文提出了一种多重共源共栅技术，该技术可以使用不同的栅极偏置控制信号VHigh，VLow，VMid和VSleep来实现，以使晶体管工作于亚阈值区，使级联的各级增益减少了3-5dB。 后端仿真结果显示，本文设计的LNA共具有4个增益模式，分别为23.2/19.1/15.1/11.1dB。在频率大于2-GHz时，LNA的输出将会直接耦合至混频器。由于寄生效应，它可能会提供几MHz的相移，并可能导致增益降低、恶化共模噪声和降低IIP3。为解决该问题，基于差分结构、严格的输出匹配以及多抽头电感器的方案被提出。对于严格的输出匹配和差分结构问题，本文在不影响输出匹配的情况下，针对差分和多增益模式匹配，实现基于高Q值中心抽头电感的LC匹配网络。使用0.6V的参考电压来控制输入核心放大器以使其工作于亚阈值区。1.5V的栅极偏置控制电压在多级共源共栅结构的后续区域工作。考虑到增益和噪声系数之间的权衡，每个模式的功耗约为3.6mW，工作电流为2-mA。对于不同的模式，IIP3的变化范围为-6.52至-0.96dBm，LNA模块在整个接收机芯片中所占面积为0.63mm2。 在后端仿真中，测试单元的输入匹配采用片外实现。使用Cadence Virtuoso ADE完成PCB设计，输入射频匹配是由片外栅极电感实现的。在仿真中，在理想巴伦中添加了一个等效引线键合电感1-nH，在Cadence Virtuoso ADE仿真中使用了一个具有n端口的栅极电感来获得S参数以获得实时响应。