随着集成电路特征尺寸不断减小和芯片设计复杂度、集成度提高,给芯片物理设计带来诸多挑战,不仅要满足芯片的时序、面积、功耗和设计周期要求,还要面临着天线效应、信号串扰、电压降和电迁移等制约。尤其面对超大规模集成电路的物理设计,展平式设计方法往往无法同时满足多个设计目标,这就需要采用层次化设计方法或研究新的设计方式。层次化物理设计方式缩短了设计周期,具有重要的社会效益和经济价值。相比于H.264编码标准,H265视频编码芯片能提供更高的编码效率。在课题组其他成员完成H265视频编码芯片的RTL代码设计并通过仿真验证基础上,本文研究从RTL代码到GDSII格式版图文件生成的整个物理设计过程,并针对缩短设计周期、时序收敛、减小面积、优化功耗、消除天线效应、解决信号串扰、时钟树网络优化、电源网络设计优化和Timing ECO等具体问题进行研究。在芯片的物理设计中,采用层次化物理设计方法并行完成多个子模块的物理设计和实现整个芯片的物理设计,该方法大大缩短芯片物理设计周期。为实现时序收敛,采用基于物理信息的逻辑综合、路径分类优化、层次化透明接口逻辑路径优化、不规则网格型时钟网络和Timing ECO等方法。为了降低功耗,应用电源关断、多电压、门控单元和多阈值标准单元等方法实现功耗优化。在版图规划阶段,使用轮形布图规划方法降低子模块摆放难度,利用多层电源环结构减少面积同时又满足电压降要求。为避免信号串扰造成芯片功能的失效,整个物理设计过程都考虑了防止信号串扰效应。在布线阶段,通过布线跳层方法和插入保护二极管消除天线效应。在可制造性设计阶段,对布线后的版图插入填充单元、填充金属、冗余通孔以及扩展互连线等,提高芯片良率。本文实现了 H265视频编码芯片的物理设计,芯片规模在17.3M门左右,通过形式验证、静态时序分析、设计规则检查和版图与原理图一致性检查,满足设计和制造工艺的要求,达到以下指标:面积为34798201 μm2,工作频率为200MHz,功耗为109.6mW,电压降与地电压反弹之和小于3%VDD。本文的相关工作对H265视频编码芯片设计优化具有一定的借鉴作用。