随着集成电路工艺技术的不断进步,集成电路产业已经进入深亚微米和纳米工艺时代,工艺的进步对设计方法学提出了新的挑战。过去VLSI设计者主要关心的是面积与速度,而现在,由于现代通信类和消费类产品需求的迅速增长,尤其是便携式设备和无线设备的大量涌现都对集成电路的低功耗、高性能和小体积提出了更高要求。功耗问题已经与面积和速度一起成了VLSI设计者关心的中心问题。功耗分析和优化是VLSI低功耗设计问题的两大主要内容。其中功耗分析问题主要关心的是在设计过程中不同的设计阶段均可对功耗进行准确估计,确保设计不违反设计功耗指标,增加设计成功的信心。当前,已有不少关于平均功耗估计的方法和EDA工具,所以本文着重于研究不同逻辑电路泄漏功耗、最大功耗的估计方法以及门控时钟在低功耗设计中的应用问题。 本文的主要工作如下: 首先分析了CMOS电路功耗的组成和相应的功耗模型,总结了已有的用于功耗估计的静态方法和动态方法。 其次根据电路处于待机或空闲模式时,静态功耗的大小与电路所处的状态有关的特点,提出了基于遗传算法(GA)的CMOS电路泄漏功耗估计方法。通过该方法,能够找出电路处于待机或空闲模式时产生静态功耗最低的输入向量。设计人员可以根据估计结果对设计进行修改。当电路处于待机或空闲模式时,通过设计专门的电路模块,将该向量加入电路的原始输入端或部分模块的输入端,可以减小电路的静态功耗。 第三,由于SRAM的模拟电路特点,已有的门级EDA工具无法估计SRAM的泄漏功耗。第四章给出了一种基于模拟的SRAM泄漏功耗估计方法。在分析了SRAM逻辑结构中各子电路的泄漏功耗的产生机制的基础上,建立了SRAM的泄漏功耗模型,然后对SRAM的泄漏功耗进行估算。 第四,电路的最大功耗影响电路的可靠性、电源线和地线的设计等问题。第五章提出了基于遗传模拟退火算法(GSAA)的CMOS组合集成电路最大功耗估计方法。同时对GA和GSAA做了对比,仿真结果表明GSAA比GA估计精度更好,速度更快。第六章将GSAA算法应用于时序集成电路最大功耗估计。仿真结果表明了GSAA的有效性。