本文研究使用VHDL 语言设计实现MCU 8051 功能的软IP core。设计的平台选用Altera 公司的开发工具QuartusII 4.0,在开发环境中完成软核的代码设计、综合、布局布线、芯片映射及时序分析,采用ModelSim 工具进行功能、时序仿真验证,综合和验证选用Altera 公司的Cyclone 系列FPGA(Field Programmable Gate Array)芯片,最终实现与Intel mcs8051功能完全兼容的MCU 软核。文章主要介绍了设计符合Intel mcs51 User’s MANUL 描述的单片机的功能及时序要求的软核。首先从总体规划的角度介绍了整个系统的内部结构、模块划分及所采用的设计方法和编程风格,然后对各个模块的设计进行了详细的描述,最后给出了综合后的实现结果及测试方法、仿真波形图。在系统方案设计过程中,仔细考虑了模块的合理划分及各个模块之间协同工作以使设计合理优化,按照自上而下的设计方法将各个模块逐一细化完成本模块的功能,各模块通过端口信号相通信,并根据设计的时序要求产生相应控制信号。在编写代码时,尽量贴近硬件的实现方式,充分考虑FPGA 芯片内部资源的合理开销及VHDL 语言的特点,力求做到面积小而速度块,以满足功能和实用性的要求。采用硬件描述语言设计的电子系统是近年来十分流行的方法,在SoC(System On Chip)设计中几乎都会将微处理器、存储单元等通用IP 模块集成到FPGA 中构成可配置的SoC 芯片,无论是微电子集成,还是FPGA的可编程设计,或是单片机的模拟混合集成,目的都是SoC,手段也会逐渐形成基于处理器内核加上外围IP 单元的模式。MCS-51 是Intel 公司创建的8 位机的经典系列结构,并实施技术开放政策,为众多厂家承认,并广泛用于SoC 的处理器内核,使这个系列保持着生命力,在未来SoC 发展中,作为8 位经典结构的8051 将担任8 位CPU 内核的重任。本设计是为EDA设计提供8 位MCU 软核,具有广泛的应用价值,可以作为自己的IP core库使用。设计的软核完全满足标准8051 的功能、时序要求,实现了8051内部所有特殊寄存器、程序存储器、数据存储器、指令译码单元、运算单元、控制单元、数据总线、数据地址总线、程序地址总线,实现总共111条指令的执行,中断操作和串/并口操作,并在满足标准12MHz 的工作频率的基础上经过优化可以工作在更高时钟频率。