过去数十年,我们见证了各种无线通信传输标准的出现,例如：IEEE802.11n、IEEE 802.16e、DVB-S2、DTMB和CMMB等。在这些无线通信标准中,都是采用一种称为低密度奇偶校验码(LDPC)的纠错码作为信道纠错码方案,它是通过将有用信号经恰当的编码后加入一定的冗余信息,这样即便是在有噪信道传输,仍然可以实现高质量的信号传输。另外一方面,由于具有能够接收来自不同通信传输标准信号功能的单终端设备已经成为一项重要的趋势,促成了所谓的多标准LDPC译码器的需求。本论文的主要研究目标是设计一个能够支持多码率、变码长和能够完成现存的任何一种分块LDPC码译码的灵活的LDPC译码器架构,该硬件架构在一定程度上满足了低硬件资源和高数据吞吐率的设计要求,特别适用于多标准LDPC译码器方案。在译码算法方面,为了能够更好的发挥TDMP算法具有的高译码收敛速度的优点和TPMP算法能够实现各种分块LDPC码译码的优点,通过重新调整TPMP算法的译码流程,结合TPMP算法和TDMP算法中相同的基本算术运算操作,从而使双译码算法LDPC译码器方案成为可能。在硬件架构方面,提出了一个具有可缩放数据通路的半并行硬件架构,可完成来自两种算法的各种运算操作。由于低成本(面积、功耗)和高吞吐率已经成为目前LDPC译码器设计中的关键点,我们采用了如下几种新的方法来展开算法和硬件架构上的优化,同时本论文的主要贡献也可以总结如下：1)调整了TPMP算法的译码流程,便于在硬件实现时与TDMP算法共享硬件资源,如存储器块的共享、基本运算部件的共享等。此外,为了在运算复杂度与纠错性能之间取得更好的平衡,在校验节点处理时采用了归一化的最小和(NMS)算法。2)通过引入专用微指令的思想,将基于奇偶校验矩阵的译码流程抽象为一组用户定义的指令,从真正意义上实现了分块LDPC码与硬件结构的非相关性。码率、码长和译码算法等参数都可以根据分块LDPC码的结构进行配置。提出了一种称为子矩阵分离的方法,避免了非结构型分块LDPC码中校验节点／变量节点更新而产生的数据冲突问题。3)提出了一个数据通路可缩放的可配置串行处理单元(RSPE),该单元能够完成来自TPMP和TDMP两种算法的所有运算操作。同时,为了提升数据吞吐率,该处理单元可配置为6级流水线,工作在不同译码模式。此外,可配置串行处理单元中的基本运算单元都工作在时分复用方式,提升了硬件利用率。为了降低总功耗,未参与运算的处理单元都被设置在未激活状态。4)为了进一步的提升面积／功耗效能,a)采用时间上互斥的读、写操作和寄存器缓存技术,译码器中所有的存储器都采用单端口寄存器文件存储器实现,与双端口存储器相比,面积降低了30%左右。b)在两种译码算法中,采用了一种存储器共享的方案,提升了存储器利用率。c)将来自两种算法的外信息采用数据压缩的方式保存,根据码率的不同,可节省50％～90%的外信息存储器容量。d)通过数据缓存,降低了存储器平均时间内的读写次数,从而降低了译码器的功耗。