Turbo码几乎达到了接近香浓理论极限的译码性能，在深空通信、卫星通信及多媒体通信等领域有着较为广泛的应用。然而，Turbo码较大的译码延时限制了其在对实时性要求严格的领域中的应用。本文在研究Turbo码基本编译码算法的基础之上，重点研究了一种能够成倍降低译码延时的算法——分块并行译码算法，及该算法的FPGA实现技术。在王视环等人提出的混合分块并行译码算法的基础之上，结合译码器FPGA硬件实现的特点，本文提出了一种改进方案，对原混合分块并行译码算法的迭代初值进行了改进。迭代一次的情况下，在104数量级上，改进算法比原混合分块并行译码算法提高了约0.3db的编码增益。另外，为了便于算法的实际应用，本文在FPGA平台上利用自顶向下的设计思想，完成了编译码器各个模块的设计与仿真。针对改进算法编译码器的特点，在编码端，利用双端口RAM设计了能够同时产生自然顺序序列和交织顺序序列的交织器，并配合3个D触发器完成了整个编码器的同步设计。在译码端，针对各个码块之间有重叠的特点，设计了能够完成块头和块尾交换的并行无冲突交织和解交织网络，在ISE开发环境中对编译码器的各个模块的仿真表明设计能够正确完成相应的功能。