论文部分内容阅读
高速串行接口具有连接简单、速度快、硬件开销小等特点,逐渐取代了传统并行接口。高速串行接口电路包含发送端和接收端,其中发送端的串化及接收端的解串均需要锁相环电路。本论文研究并设计了一种应用于PCI-Express 2.0的高速锁相环芯片。本论文从锁相环原理、噪声、电路及版图几个方面出发,对高速锁相环进行了深入研究,主要成果如下:(1)通过调研最前沿锁相环结构,针对低电源电压导致的调频范围小压控振荡器增益大的问题,提出了一种适用于PCI-Express2.0的粗调和细调相结合的高速单输入双通道结构的锁相环,其中粗调环路保证了大的频率覆盖范围,细调环路减小了压控振荡器增益。同时,为节约芯片量产成本,振荡器采用环形结构取代了传统电感电容结构,保证性能的前提下减小了面积和功耗。(2)深入分析了锁相环基本原理及各模块的噪声贡献,并基于Verilog-A语言进行了行为级建模,验证了滤波器参数、带宽、相位裕度、电荷泵电流、压控振荡器增益及分频比之间的折中关系,对具体电路设计时环路参数的选取具有一定指导意义。(3)采用参考时钟与反馈时钟相互采样的方式,设计了一种新型锁定检测电路,减小面积和功耗的同时可有效防止误锁定。(4)该芯片兼容了PCI-Express 2.0的高速和低速模式,其输出频率可在2.50GHz和1.25GHz两个频率点自由切换而不影响环路稳定性。同时为了满足测试需求,高速和低速模式下分别设计了可编程实现的多种环路带宽。(5)完成了整体芯片的电路设计,并根据混合信号版图布局布线规则对锁相环进行了版图设计、寄生参数提取及后仿验证。采用SMIC 55nm 1P8M CMOS工艺进行了电路及版图设计,芯片核心面积仅为0.152mm2,加入测试及IO后的总面积为1.495mm2。前仿结果表明,压控振荡器在1MHz频偏处的相位噪声分别为-98.2dBc/Hz@2.50GHz和-99.3dBc/Hz@1.25GHz;提取寄生参数后的仿真结果表明,锁相环锁定在2.50GHz和1.25GHz时,控制电压上的最大抖动分别为0.33mV和0.12mV。芯片核心电路采用2.5V和1.2V供电,2.50GHz时的最大功耗为15.6mW,1.25GHz时的最大功耗为9.6mW。