近年来,随着大数据和人工智能的发展,对密集计算相关算法的实时性提出了更严格的需求。传统的CPU（Central Processing Unit）平台难以满足海量数据实时处理对日益增长的算力的需求。面向特定领域,设计专用的处理器微架构,定制处理器核心是更高能效的方案。以往的定制处理器往往采用X86或ARM（Advanced RISC Machines）指令集架构,但是此类商用架构存在专利费过高,灵活性不够等问题。而新兴的RISC-Ⅴ架构由于先进的设计理念和完全开源的生态,可以更低成本的针对不同领域进行定制和优化。在计算密集型算法中,最典型的就是卷积运算。无论图像滤波算法、傅里叶变换、DCT（Discrete Cosine Transform）变换还是CNN（Convolutional Neural Network）网络,其中最耗费资源的运算类型都是卷积。本文设计了一款基于RISC-Ⅴ指令集架构的,具有通用卷积加速功能的定制处理器,可以对一维卷积、多种特性的二维卷积以及神经网络进行加速。主处理器使用Rocket Core,由伯克利大学的Krste Asanovic等人开发的一款64位经典5级流水线单发射标量处理器,可以通过由Chisel（Constructing Hardware In a Scala Embedded Language）构建的开源So C（System on Chip）平台Rocket Chip进行配置生成。将卷积加速单元作为协处理器,通过RoCC（Rocket Custom Coprocessor）接口与Rocket Core进行连接,使用自定义指令集对协处理器进行控制。在协处理实现中,本文设计了一种具备高可配置性的线性PE（Process Element）阵列,通过软件随意变换PE单元的组合方式,高效率的加速一维卷积以及多种半径多种步长的二维卷积运算。为了适应不同的应用场景和算力需求,PE单元的数量可以通过参数进行配置。在针对神经网络卷积层的加速中,本文的数据复用方案为:输出特征图全部复用,输入特征图与权重按需复用。配合片上缓存可以减少在神经网络加速时IO带宽的需求。通过对输出特征图进行分块处理,解决复用方案带来的片上缓存太大的问题。将输入特征图缓存设计为多行结构,使得输入缓存灌向PE阵列的带宽增加,进而可以支持多种半径的二维卷积。通过对输入特征图缓存做乒乓处理,提升加速器的处理效率。添加多个输出缓存,在配合输入特征图分块的情况下,实现对中间特征图的100%复用。通过复用PE单元进行池化层设计,在增加少量资源的情况下,实现对最大池化与平均池化的支持。采用基于数据寻址的方式,设计4条RoCC接口的自定义扩展指令,配合译码器与控制器完成协处理器的硬件设计。对协处理器的核心运算单元PE阵列进行功能仿真,分别对一维卷积与多种形式的二维卷积进行仿真,并对波形进行分析说明。使用Rocket Chip的模拟工具,记录在代码执行过程中花费的总周期数。分别对一维卷积以及卷积层进行模拟。在加速一维卷积时,加速比会根据一维序列的长度变化而变化,在输入序列为8096与81时,相比于Rocket Core在同频下可以获得61倍的加速比。在加速神经网络或二维卷积时,相比Rocket Core可以获得119倍的加速比。最终将Verilog代码移植到Vivado环境中进行综合,当协处理器在200MHz的工作频率下,配置81个PE单元,功耗为2.41W。通过仿真与综合,验证了处理器可以高效率的对多种卷积进行加速,并且资源与功耗在可接受范围内。