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无线局域网（WLAN）技术能够满足人们随时随地构筑宽带无线网络的需求，在现今及未来的社会生活中已得到广泛的应用。分组二进制卷积编码（PBCC）是IEEE802.11b标准中关键的调制技术之一，它将卷积编码和调制有效的结合在一起，能够在不增加信道带宽、不降低有效信息传输速率的情况下获得明显的编码增益，使系统的频带和功率利用率同时达到最佳。本文首先研究了分组二进制卷积编码（PBCC）基带调制解调算法，设计了PBCC基带调制解调系统，并用MATLAB对PBCC基带解调中Viterbi译码性能和译码不同量化级数进行仿真分析，为后面的硬件设计提供了优化基础。本文设计了基于FPGA平台的PBCC基带调制解调系统，使用Verilog HDL语言设计了速率为11Mbit/s的PBCC基带调制解调系统，重点对Viterbi译码模块进行了设计，Viterbi译码模块中溢出处理采用了取模归一化，幸存信息的存储采用了RAM乒乓读写，从而大量减少了硬件资源。最后在Quartus II中对PBCC基带调制解调系统进行了功能仿真，同时结合硬件平台对设计的系统进行了测试。通过仿真测试，数据速率能够完全满足协议中的要求。