鉴于当前无线通讯系统的迅速发展,用于提供高精度本振信号的高速度、宽范围、低噪声和低功耗单片集成频率合成器越来越凸显出其重要性。在种类繁多的频率合成器中,采用ΔΣ调制技术的小数频率合成器以其低噪声和低信道间隔特性成为合成器应用与设计的主流。本文设计实现了1.81G~1.93G HzΔΣ小数频率合成器中小数分频器模块。小数分频器模块是小数频率合成器区别于整数合成器的关键模块,包括ΔΣ调制器和多模分频器。本设计中采用三阶Single-LoopΔΣ调制器,四位量化输出,对低频处量化噪声抑制达到了-158dBc/Hz,并保证900kHz频偏处系统整体噪声小于-120dBc/Hz。本文设计的多模分频器采用SCL(Source Couple Logic)预分频器、相位切换(或脉冲吞咽)结构双模(7/8)分频器和编程计数器实现,能够承受2GHz的输入频率,实现64~84的变动分频比,并可根据需要继续扩展。本文中还提出了一种改进的ΔΣ调制器时钟设计,成功避免了传统ΔΣ时钟设置中存在的平均分频比错误和ΔΣ电路对鉴频鉴相器相位比较产生影响的两个潜在问题。本文设计的小数分频器(包括数字部分和模拟部分)都完成了电路与版图的设计和仿真,并通过Chartered 0.35um RF CMOS工艺进行了实现,完全达到了整体ΔΣ小数频率合成器的要求。