DDR2 SDRAM是由JEDEC(电子设备工程联合委员会)进行开发的新生代内存技术标准。由于DDR2 SDRAM中数据为双倍传输,即在数据时钟的上升沿和下降沿都同时进行采样操作,因此在DDR2 SDRAM控制器物理层中如何快速准确定位采样时钟就至关重要,能否正确接收和采样数据成为影响内存控制器性能的重要因素。延迟锁相环DLL具备时钟定位准确、抗抖动能力强、锁定速度快等优点,在各种时序系统中得到了广泛的应用。随着内存技术的发展,内存控制器对时钟的抖动和偏差提出了更高的要求,使得DLL在DDR控制器的应用领域得到了越来越重要的重视,并且已广泛应用于高速存储器接口的时钟同步、倍频和多相时钟发生器等电路中。本文通过对DDR2控制器和DLL理论的研究,基于0.13um CMOS工艺,全定制设计了一款应用于DDR2控制器物理层的主从结构的延迟锁相环,工作频率在400MHz,实现了4相的压控延迟线,产生4相延迟时钟。延迟锁相环所产生的延迟时钟保证DDR2在读数据时,数据经过传输线传输后能被正确的采样;写数据时, DLL产生的时钟能精准地控制倍率转化。设计中采用了电荷泵结构的延迟锁相环和差分压控延迟线,改善了压控延迟线的性能。仿真结果表明设计功能正确,性能良好,很好的满足了DDR2控制器物理层对时钟的要求。并且在设计中加入了微调控制以及相对应的测试模块,方便电路的调整和后续测试。同时,主从延迟锁相环采用了较多相同的结构,减少了设计复杂度,减少了芯片面积,易于集成。