来自大自然的信息是连续变化的模拟量,而各种电子设备中的信号处理则以数字运算为主。模拟-数字信号转化器（ADC,Analog to Digital Convertor）作为大自然与计算系统之间的桥梁,在信息感知、数据采集、通信传输及图像处理领域有着广泛的应用。随着微电子技术和生物信息处理技术的发展,利用脑电图、心电图、眼电图等生物信息进行健康状态的研究取得很大进展,可穿戴医电信号采集系统得到研究者的高度关注。ADC是医学生物信息采集系统中重要的模块,为了满足可穿戴系统的应用需求,研究开发面积开销小、功耗低的ADC至关重要。根据结构特点,常用的ADC主要包括积分型单斜ADC、FLASH型ADC、流水线ADC、逐次逼近 ADC（SAR,Successive Approximation Register）和 Sigma-Delta 型 ADC。积分型单斜ADC具有电路结构简单,精度适中,但速度较慢的特点,多用于面积限制严格、量化速度要求不高、精度适中的列并行图像传感器读出电路中。FLASH ADC采用并行结构,具有量化精度较高、速度快、面积大、功耗也较大的特点,常应用于速度和精度要求较高的应用中。Sigma-Delta型ADC采用简单的模拟电路单元加复杂的数字控制电路,可以实行高速高精度ADC,适用于精度要求16bit、速度500M以上的应用。根据穿戴式生物信息采集系统低功耗、便携性的应用需求,本论文采用SARADC结构完成了 4M、10bit ADC的电路设计,主要工作内容如下。1.首先分析了 SAR ADC的基本工作原理和性能评价指标,根据设计指标,分析了 SAR ADC中采样保持电路、DAC、比较电路和SAR逻辑电路模块的指标要求,确定了整体电路架构。2.主流SARADC架有如下几种类型,包括基于电阻式DAC的架构、基于电流型DAC的架构和基于电容型DAC的架构。分析了不同结构DAC的特点,根据生物信息采集系统应用需求,首先确定采用电容型DAC架构。电容型DAC架构又可分为基于2进制加权电容架构和C-2C电容架构。2进制权重电容架构随着分辩率的提高,电容值会呈指数级增长,占用面积较大且容易照成电容失配。因此,本选取C-2C结构实现本研究的DAC。在C-2C架构DAC中,电容取值对电路性能有较大影响。单位电容将根据电容失配、热噪声、寄生电容和输入采样电路的带宽等四个因素来决定,电容的大小随着C-2C DAC中位数的增加而线性增加。为了确定电路中的单位电容值,首先通过理论计算,给出了最小电容值、开关网络时钟工作频率及参考电压值,初步确定了电容取值范围和开关管尺寸。基于UMC180nmCMOS标准工艺,使用cadence virtuoso软件,搭建了 C-2C架构10bitDAC电路。进一步通过仿真,详细分析了电容值与DAC精度的关联关系。电容取值较小时,电路面积小,功耗低,但电容失配带来的误差较大,电路精度难以满足要求;电容取值越大,电路精度提高,但电路速度和功耗提高。综合考虑电路性能要求,选取了合适的单位电容值,确定了电路中各器件的参数,完成了 DAC的设计并对电路进行了仿真。前仿真结果表明,当参考电压为1.2V,工作频率 4M 时,INL 为 0.91/-0.14LSB,DNL=0.25/-0.24LSB,满足设计指标要求。3.对比分析了基于运算放大器的预放大多级比较器及动态锁存结构比较器的优缺点,从低功耗角度出发,本研究选用动态锁存结构比较器。传统结构动态锁存器比较器存在动态锁存器输入节点的回踢噪声。回踢噪声是由内部节点的高电压变化引起比较器输入节点上的电压波动。为了降低回踢噪声,采用了动态锁存与输入节点隔离技术。搭建的动态锁存比较器由输入级和锁存输出级构成,由交叉耦合反相器构成的动态锁存电路通过引入两个nMOS隔离管将输出与输入端隔开,有效降低了输入输出之间的信号回踢干扰。在复位阶段,通过复位管将输入管漏端及输出端复位至VDD。比较阶段输入信号及基准信号加在输入对管上,当加在对管上的电压不同时,对管漏极电压的变化反馈至交叉耦合反相器的n管网络,将交叉耦合锁存器,交叉耦合反相器的nMOS网络由两个并联的nMOS晶体管构成,其中一个晶体管参与交叉耦合,另一个晶体管的栅极与输入对管的漏极相连,起到反馈输入级电压变化的作用。首先通过理论计算,讨论了电路中晶体管尺寸对速度、比较精度及功耗的影响,根据电路性能要求初步给出了晶体管参数,进一步采用UMC180nmCMOS标准工艺,使用cadence virtuoso软件对搭建的动态比较器进行了仿真,详细分析了晶体管尺寸不同时电路性能的变化,确定了动态锁存比较器中晶体管的尺寸,并对比较器进行了功耗及精度仿真。仿真结果表明,在电源电压1.8V时,工作频率为4MHz时,比较器精度达到0.3mV。4.分析了 C-2C DAC结构SARADC开关网络的逻辑关系和时序,基于D触发器搭建了SARADC所需逻辑控制电路。首先采用CMOS静态与非门搭建了 D锁存器,进而采用主从结构正负锁存器构成了 D触发器。整体逻辑控制电路由串行行波序列寄存器和编码寄存器构成。采用UMC180nmCMOS标准工艺,使用cadence virtuoso软件对该控制电路进行了仿真,电路动作正确。5.将DAC、比较器和开关网络逻辑控制电路进行组合,搭建了 10bit SAR ADC整体电路。电路包括C-2C结构DAC、动态锁存比较器和逻辑控制电路。电路的工作状态可分为复位、采样和保持。在复位阶段,逻辑控制电路中的串行序列寄存器产生一个2进制序列（1000000000→0000000001）,其初始值为1000000000。在采样模式时,当采样时钟为高电平时,输入信号通过采样开关对C-2C DAC中所有电容底板充电,VCM（共模电压）对所有电容的顶板充电。模拟信号与比较器的基准电压进行比较,根据比较结果,输出0或1。在采样模式之后,开启保持模式,在这个模式下,采样时钟将变成低电平,所有的底板将连接到GND,逻辑块将产生比特序列（0100000000）,并产生最高位输出。第一个开关电容的底板将通过Vref充电,所有其他电容的底板将连接到GND。然后开始重新分配模式。在这种模式下,比较器将C-2C DAC的输入与VCM进行比较,并产生逻辑（0,1）,依次类推,直至最低位输出。对于10 bit ADC来说,需要10个时钟来完成这个过程,并且需要一个额外的时钟用于采样,整个量化过程总共需要11个时钟完成。对整体电路进行了前仿真,有效位数为9.73bit。6.在完成ADC电路整体电路设计的基础上,采用UMC180nmCMOS标准工艺,完成了整体电路的版图设计。并对各模块进行了后仿真。后仿结果与前仿结果比较,精度有所损失。这主要是由于C-2C结构DAC对电容值敏感,布局后寄生电容的存在对结果产生影响。综上,本论文采用UMC180nmCMOS标准工艺,完成了一款基于C-2CDAC架构的10bit SARADC的电路设计、仿真和版图设计。前仿结果表明,在4MHz时,有效位数达到9.73bit。后仿结果精度有所下降,需要在今后的研究中,进一步优化版图,提高性能。