随着集成电路设计进入超深亚微米阶段,电路复杂度不断提高,芯片测试面临着巨大的挑战。内建自测试BIST(Built-in self-test)技术通过在芯片内部集成少量的逻辑电路实现对集成电路的测试,被认为是解决测试仪器开发周期长、复杂度高,费用昂贵的有效方法之一。随着SOC技术、IP核技术的发展,锁相技术作为一个基本的ASIC宏,在无线通讯和微处理器电路中充当时钟电路的应用更加广泛,它的错误会直接或者间接地影响着许多IC器件的性能,因此,测试锁相环对于测试整个芯片来说是非常重要的第一步。本文在对传统的内建自测试(BIST)技术以及延迟锁相环技术(DLL)进行研究的基础上,系统阐述了对延迟锁相环的测试方法,提出了基于延迟锁相环的内建自测试电路的设计方案。该电路建立在一个简单的异或非逻辑门和延迟线的基础上,通过抽样调查异或非门的输出来检测电路的错误点,引入的多余面积很少。除此之外,该内建自测试电路还具有一个优点,即不需要其它的外部激励。通过故障仿真的结果,可以得出,它对延迟锁相环电路有着很高的错误覆盖率。